一種針對(duì)3D芯片的BIST設(shè)計(jì)方法.pdf

1、隨著半導(dǎo)體產(chǎn)業(yè)的發(fā)展，集成芯片的性能空前強(qiáng)大，與此同時(shí)，高速度、高集成度的芯片設(shè)計(jì)也給測(cè)試帶來了嚴(yán)峻的挑戰(zhàn)。由于芯片集成度的日益提高，采用外部測(cè)試設(shè)備測(cè)試芯片越來越困難，測(cè)試代價(jià)越來越高，進(jìn)而推動(dòng)了BIST的應(yīng)用，并且BIST現(xiàn)在已經(jīng)被廣泛地接受為可測(cè)試性的首選方法。
　　半導(dǎo)體產(chǎn)業(yè)目前已經(jīng)進(jìn)入了納米時(shí)代，芯片集成度越來越高、特征尺寸越來越小，通過減小晶體管尺寸和縮短互連線長(zhǎng)度等方式來進(jìn)一步提高電路集成度的難度越來越大。為突破集成

2、電路發(fā)展的現(xiàn)有物理局限和材料局限，我們需要研究一種新的方法或者結(jié)構(gòu)。正是這種背景下，三維集成電路應(yīng)運(yùn)而生，為突破這個(gè)瓶頸提供了一種新的技術(shù)。三維芯片設(shè)計(jì)不同于以往平面芯片設(shè)計(jì)方法，它將多個(gè)晶片(die)通過過硅通孔(TSV，Through Silicon Via)進(jìn)行上下堆疊實(shí)現(xiàn)垂直集成。通過這種垂直集成，可以獲得更小的芯片外形尺寸，更高的芯片性能。
　　本文研究了三維集成電路所帶來的好處以及三維芯片測(cè)試中存在的挑戰(zhàn)，并結(jié)合現(xiàn)有的

3、三維芯片測(cè)試方法提出了一種基于分層結(jié)構(gòu)的內(nèi)建自測(cè)試(BIST)設(shè)計(jì)方法-3DC-BIST(3D Circuit-BIST)。針對(duì)綁定前測(cè)試，設(shè)計(jì)各非底層電路的BIST結(jié)構(gòu)；針對(duì)綁定后測(cè)試，設(shè)計(jì)完整電路的BIST結(jié)構(gòu)，并在該BIST結(jié)構(gòu)中增加向量調(diào)整結(jié)構(gòu)，使其既能用于底層電路綁定前測(cè)試，又能用于綁定后完整電路的測(cè)試。本文給出的針對(duì)三維芯片的BIST設(shè)計(jì)方法，與傳統(tǒng)方法相比減少了面積開銷。實(shí)驗(yàn)結(jié)果表明該結(jié)構(gòu)在實(shí)現(xiàn)與傳統(tǒng)三維BIST方法同樣故