基于FPGA的多帶激勵語音編碼器的研究與設(shè)計.pdf

1、數(shù)字語音通信中，語音信號直接數(shù)字化所需的數(shù)碼率太高，為了提高傳輸和存儲的效率，充分利用信道容量，必須對數(shù)字語音信號進行壓縮編碼。通過降低編碼速率，可以使同樣的信道容量能夠傳輸更多路的語音信號，在傳輸比特限制十分嚴格的場合，低速率語音編碼具有特別重要的意義。 在現(xiàn)代數(shù)字系統(tǒng)設(shè)計中，F(xiàn)PGA因為高集成度，高可靠性，設(shè)計周期短和投資小逐步成為復(fù)雜數(shù)字系統(tǒng)設(shè)計的理想首選，尤其是在通信系統(tǒng)中大量地使用，把低速率的語音編碼器在FPGA中設(shè)計

2、，可以提高通信系統(tǒng)中的FPGA的利用率，節(jié)約成本。 本文闡述了一種基于FPGA的多帶激勵語音編碼器的研究與設(shè)計，首先介紹語音編碼研究的發(fā)展狀況以及低速率語音編碼研究的意義，接著對比分析了傳統(tǒng)二元激勵LPC聲碼器模型和多帶激勵編碼器模型，并深入研究了多帶激勵語音編碼參數(shù)提取的頻域和時域分析法，然后根據(jù)實際應(yīng)用的實時性要求，為了減小運算量，在基音周期參數(shù)的提取的算法實現(xiàn)上，本文采用在時域進行基音粗估運算，在頻域進行基音精細估計運算。

3、得到基音周期后，對語音幀頻帶按基音頻率的諧波進行分帶處理，并對每個帶進行V/U判決和幅度估計。把基音周期信息、V/U判決信息和幅度信息傳送給解碼器就可以合成語音。本文選用型號為xc3s200的FPGA作為設(shè)計編碼器的核心硬件，介紹了其內(nèi)部所含的硬件資源，并研究了利用systemgenerator基于FPGA設(shè)計DSP的方法和步驟，最后，本文把重點放在多帶激勵語音編碼器的設(shè)計上，利用simulink,ISE和systemgenerator