在線系統(tǒng)課程設計報告--電子密碼鎖設計

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1、　　在線系統(tǒng)課程設計報告　　電子密碼鎖設計　　院（系）：電氣與信息工程學院 　　專業(yè)：應用電子技術 　　學生姓名： 　　學

2、號： 　　指導教師： 　　2011年12月26日-2012年1月6日　　目錄　　第1章概述2　　第2章設計要求2</

3、p>　　第3章總體框圖3　　第4章功能模塊5　　4.1 輸入模塊5　　4.2 控制模塊8　　4.3 顯示模塊16　　第5章總體設計電路圖18<p&g

4、t;　　第6章設計心得體會21　　參考文獻22　　第1章概述　　電子密碼鎖在生活中十分常見，在這我將設計一個具有較低成本的電子密碼鎖，本文講述了我整個設計過程及收獲。講述了電子密碼鎖的的工作原理以及各個模塊的功能，并講述了所有部分

5、的設計思路，對各部分電路方案的選擇、元器件的篩選、以及對它們的調試、對波形圖的分析，到最后的總體圖的分析。　　第2章設計要求　　本設計名稱為電子密碼鎖，用四個模塊，分別為輸入模塊、控制模塊、掃描器模塊、顯示模塊，來控制密碼的輸入、驗證與顯示。　　設計所要實現的功能為：<

6、;/p>　　1 數碼輸入：手動用3個撥碼開關與3個按鍵設計三位密碼的輸入，并在顯示器顯示出該數值。　　2 數碼驗證：開鎖時輸入密碼后,撥動 RT鍵使其為高電平，而CHANGE為低電平檢測，密碼正確時開鎖，輸出LOCKOPEN燈滅，LOCKCLOSE燈亮，表示開鎖成功。　　3 錯誤顯示：當密碼輸入錯誤時，LOCKOPEN燈亮，L

7、OCKCLOSE燈滅，表示開鎖失敗。　　4 更改密碼：當改變密碼時，按下CHANGE鍵使其為高電平，而RT為低電平時，可改變密碼。　　5 密碼清除：按下REST可清除前面的輸入值，清除為“888”。　　第3章總體框圖

8、;　　1）設計方案：　　電子密碼鎖，主要由三部分組成：密碼輸入電路、密碼鎖控制電路和密碼鎖顯示電路。　　作為電子密碼鎖的輸入電路，可選用的方案有撥碼與按鍵來控制輸入和觸摸式鍵盤輸入等多種。撥碼與按鍵和觸摸式4*4鍵盤相比簡單方便而且成本低，構成的電路簡單，本設計中采用撥碼與按鍵來作為該設計的輸入設備。<p

9、>　　數字電子密碼鎖的顯示信息電路可采用LED數碼顯示管和液晶屏顯示兩種。液晶顯示具有高速顯示、可靠性高、易于擴展和升級的特點，但是普通的液晶存在亮度低、對復雜環(huán)境適應能力差的特點，但是在本設計中任然使用LED數碼管。　　根據以上選定的輸入設備與與顯示器件，并考慮到現實各項密碼鎖功能的具體要求，與系統(tǒng)的設計要求，系統(tǒng)設計采用自頂向下的設計方案。整個密碼鎖系統(tǒng)的總體總體框圖如圖3.1所示。&

10、lt;/p>　　圖3.1電子密碼鎖系統(tǒng)總體框圖　　第4章功能模塊　　4.1 輸入模塊　　1）功能介紹　　輸入時有三個撥碼鍵控制

11、輸入，每個撥碼各控制一位密碼，對于其中一個撥碼鍵每撥一次碼按一次按鍵，表示輸入一位，當輸入四位時輸出一位數，用“888”作為初始密碼。　　2）輸入模塊與仿真圖形　　單脈沖控制如圖4.1如下圖　　圖4.1　　上圖為單脈沖控制輸入，當M給

12、一上升沿信號將在PUL輸出一位與之對應的高或低電平。　　四位串行輸入并行輸出寄存器如下圖4.2　　圖4.2　　上圖為4為串行輸入并行輸出寄存器，它由4個D觸發(fā)組成，當reset為高電平時，每給一脈沖輸入數據將向右移一位二值代碼，它能同時復位<p&

13、gt;　　3)程序的輸入　　在文本區(qū)內輸入程序，程序如下： 　　單脈沖信號控制　　puls.vhd　　LIBRARY IEEE;<

14、;p>　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY puls IS　　PORT (PUL,M:IN STD_LOGIC;　　Q:OUT STD_LOGIC);　　END puls;</p&g

15、t;　　ARCHITECTURE BEHAVE OF puls IS　　SIGNAL TEMP:STD_LOGIC;　　BEGIN　　PROCESS(M)　　BEGIN<

16、;/p>　　IF M'EVENT AND M='1' THEN　　IF PUL='1' THEN 　　TEMP<='1';　　ELSE TEMP<='0';&l

17、t;b>　　END IF;　　END IF;　　END PROCESS;　　Q<=TEMP;　　END BEHAVE;

18、4位串行輸入并行輸出寄存器　　shifter.vhd　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY shifter IS　　PORT

19、　　(din:INSTD_LOGIC;　　reset,CLK: INSTD_LOGIC;　　qout: buffer STD_LOGIC_VECTOR(0 TO 3)　　);　　END s

20、hifter;　　ARCHITECTURE act OF shifter IS　　BEGIN　　PROCESS(CLK)　　VARIABLE q:STD_LOGIC_VECTOR(0 TO 3);<

21、p>　　BEGIN　　IF reset='0' THEN 　　q:=(others=>'0');　　ELSE　　if clk'event and

22、 clk='1' then　　q(3):=q(2);　　q(2):=q(1);　　q(1):=q(0);　　q(0):=din;　　END IF;<

23、;p>　　END IF;　　qout<=q;　　END PROCESS;　　END architecture act;　　4.2 控制模塊&l

24、t;/p>　　1）功能介紹　　開鎖時輸入密碼后,撥動 RT鍵使其為高電平，而CHANGE為低電平檢測，密碼正確時開鎖，輸出LOCKOPEN燈滅，LOCKCLOSE燈亮，表示開鎖成功。當密碼輸入錯誤時，LOCKOPEN燈亮，LOCKCLOSE燈滅，表示開鎖失敗。當改變密碼時，按下CHANGE鍵使其為高電平，而RT為低電平時，可改變密

25、碼。按下REST可清除前面的輸入值，清除為“888”。　　2）控制模塊與仿真圖形　　輸入譯碼器圖4.3，如下圖　　圖4.3　　上圖為譯碼器將4位二值代碼轉化成BCD碼從“0000”～“1001”表示<p&

26、gt;　　0～9。　　表4-1輸入譯碼的真值表　　輸入輸出　　D C B A Y1 Y2 Y3 Y4 字形

27、　　0 0 0 0 0 0 0 0 0　　0 0 0 1 0 0 0 1 1　　0 0 1 0 0 0

28、 1 0 2　　0 0 1 1 0 0 1 1 3　　0 1 0 0 0 1 0 0 4

29、　　0 1 0 1 0 1 0 1 5 　　0 1 1 0 0 1 1 0 6　　0 1 1 1 0 1 1

30、 1 7 　　1 0 0 0 1 0 0 0 8 　　1 0 0 1 1 0 0 1 9<b

31、>　　表4-1　　總功能控制模塊圖4.4，如下圖　　圖4.4　　當CHANGE為高電平且rt為低電平時開始輸入密碼這時lockopen為高電平，而lockclose為低電平，當rt為高電平，change為低電平時開始檢測密碼，如上圖開始密碼為“108

32、”當再次出現“108”時lockopen為高電平，而lockclose為低電平，當密碼錯誤時lockopen為低電平，而lockclose為高電平。　　4選1選擇器與掃描器圖4.5，如下圖　　圖4.5　　如上圖多路選擇器可以從多組數據來源中選取一組送入目的地，在本設計中利用多

33、路選擇器做掃描電路來分別驅動輸出裝置，可以將低成本消耗，如上圖當輸入“819”時，在時鐘地控制下qout將輸出“819”，而與之對應的sel掃描對應的數碼管。　　在文本區(qū)內輸入程序，程序如下：　　輸入譯碼器　　KEY.vhd

34、　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY KEY IS　　PORT(clk:IN STD_LOGIC;　　data:IN STD_LOGIC_VECTOR(3 DOWNTO 0);&l

35、t;/p>　　q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END ENTITY KEY;　　ARCHITECTURE ART OF KEY IS<p

36、>　　BEGIN　　PROCESS(clk,data)IS　　BEGIN　　IF clk'EVENT AND clk='1' THEN　　CASE data IS&l

37、t;/p>　　WHEN "0000"=>q<="0000";q1<="0000";　　WHEN "0001"=>q<="0001";q1<="0001";　　WHEN &q

38、uot;0010"=>q<="0010";q1<="0010";　　WHEN "0011"=>q<="0011";q1<="0011";　　WHEN "0100"=>q<=&qu

39、ot;0100";q1<="0100";　　WHEN "0101"=>q<="0101";q1<="0101";　　WHEN "0110"=>q<="0110";q1<="0

40、110";　　WHEN "0111"=>q<="0111";q1<="0111";　　WHEN "1000"=>q<="1000";q1<="1000";<p&

41、gt;　　WHEN "1001"=>q<="1001";q1<="1001";　　WHEN OTHERS=>q<="0000";q1<="0000";　　END CASE;</

42、p>　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;　　總功能控制模塊　　Eleclock.vhd&

43、lt;p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY Eleclock IS　　PORT(NB:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　NS:IN STD_LOGIC

44、_VECTOR(3 DOWNTO 0);　　NG:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　CLK:IN STD_LOGIC;　　CHANGE,RT: IN STD_LOGIC;　　DB:OUT STD_LOGIC_VECTOR(3 DOWNT

45、O 0);　　DS:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DG:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　LOCKOPEN,LOCKCLOSE:OUT STD_LOGIC);　　END ENTITY Eleclo

46、ck;　　ARCHITECTURE ART OF Eleclock IS　　COMPONENT Key IS　　PORT(CLK:IN STD_LOGIC;　　DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0);<p&

47、gt;　　Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　Q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)　　);　　END COMPONENT Key;　　SIGNAL ENABLE,

48、C0,C1,S,ENABLE1:STD_LOGIC;　　SIGNAL TB,TS,TG,D_B,D_S,D_G:STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　ENABLE<=CHANGE AND(NOT RT);&l

49、t;p>　　ENABLE1<=RT AND(NOT CHANGE);　　U0:KEY PORT MAP(CLK=>CLK,DATA=>NB,Q=>DB,Q1=>D_B);　　U1:KEY PORT MAP(CLK=>CLK,DATA=>NS,Q=>DS,Q1=>D_S);

50、　　U2:KEY PORT MAP(CLK=>CLK,DATA=>NG,Q=>DG,Q1=>D_G);　　PROCESS(CLK,D_B,D_S,D_G) IS　　BEGIN　　IF CLK'EVENT AND CLK=&#

51、39;1' THEN　　IF ENABLE='1' THEN　　TB<=D_B;　　TS<=D_S;　　TG<=D_G;</b&g

52、t;　　END IF;　　IF ENABLE1='1' THEN　　IF ( TB<=D_B AND TS<=D_S AND TG<=D_G) THEN　　LOCKOPEN<='1

53、9;;　　LOCKCLOSE<='0';　　ELSE　　LOCKOPEN<='0';　　LOCKCLOSE<='1';<

54、b>　　END IF;　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;<p&g

55、t;　　4選1選擇器與掃描器　　sel.vhd　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_1164.ALL;<p&

56、gt;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY sel IS　　PORT(QIN1,QIN2,QIN3:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　CLK,RST:IN STD_LOGIC;　　QOUT:

57、OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　sel:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END sel;　　ARCHITECTURE ART OF sel IS<b&

58、gt;　　BEGIN　　PROCESS(CLK,RST)　　VARIABLE CNT:INTEGER RANGE 0 TO 2;　　BEGIN　　IF (RST='0') THEN

59、;　　CNT:=0;　　sel <="00000000";　　QOUT<="0000";　　ELSIF CLK'EVENT AND CLK='1' THEN

60、　　IF CNT=2 THEN　　CNT:=0;　　ELSE　　CNT:=CNT+1;　　END IF;<p

61、>　　CASE CNT IS　　WHEN 0=>QOUT<=QIN1;　　sel <="11111110";　　WHEN 1=>QOUT<=QIN2;　　sel<="11111101";&l

62、t;/p>　　WHEN 2=>QOUT<=QIN3;　　sel<="11111011";　　WHEN OTHERS=>QOUT<="0000";　　sel<="11111111";</

63、p>　　END CASE;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;　　4.3 顯示模塊</

64、b>　　1)功能介紹　　將密碼用BCD七段數碼管顯示　　2)顯示模塊與仿真波形圖4.6，如下圖　　圖4.6　　上圖將BCD碼轉化到七段譯碼電路上&l

65、t;/p>　　表4-2 BCD-七段數碼管的真值表　　輸入輸出　　D C B A Y1 Y2 Y3 Y4 Y5 Y6 Y7 字形　　0 0

66、 0 0 1 1 1 1 1 1 0 0　　0 0 0 1 0 1 1 0 0 0 0 1　　0 0 1 0 1 1 0 1 1

67、0 1 2　　0 0 1 1 0 1 1 1 0 0 1 3　　0 1 0 0 0 1 1 0 0 1 1 4　　0 1

68、 0 1 1 0 1 1 0 1 1 5　　0 1 1 0 1 0 1 1 1 1 1 6　　0 1 1 1 1 1 1 0 0

69、0 0 7　　1 0 0 0 1 1 1 1 1 1 1 8　　1 0 0 1 1 1 1 0 0 1 1 9

70、表4-2　　在文本區(qū)內輸入程序，程序如下：　　Seg7.vhd　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE

71、.STD_LOGIC_UNSIGNED.ALL;　　ENTITY Seg7 IS　　PORT(num:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　led:OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　EN

72、D Seg7;　　ARCHITECTURE ACT OF Seg7 IS　　BEGIN　　LED<="1111110"WHEN num="0000"ELSE　　&quo

73、t;0110000"WHEN num ="0001"ELSE　　"1101101"WHEN num ="0010"ELSE　　"1111001"WHEN num ="0011"ELSE　　"01

74、10011"WHEN num ="0100"ELSE　　"1011011"WHEN num ="0101"ELSE　　"1011111"WHEN num ="0110"ELSE　　"111000

75、0"WHEN num ="0111"ELSE　　"1111111"WHEN num ="1000"ELSE　　"1111011"WHEN num ="1001"ELSE　　"1110111&qu

76、ot;WHEN num ="1010"ELSE　　"0011111"WHEN num ="1011"ELSE　　"1001110"WHEN num ="1100"ELSE　　"0111101"W

77、HEN num ="1101"ELSE　　"1001111"WHEN num ="1110"ELSE　　"1000111"WHEN num ="1111";　　END ACT;

78、　　第5章總體設計電路圖　　1）功能介紹　　將各個模塊連接在一起實現。　　2）頂層文件如下：　　3）波形仿真如下：

79、　　圖5﹒1　　當change為高電平，rt為低電平時，輸入“952”驗證，當再次輸入“952”時鎖打開，設計正確。　　第6章設計心得體會　　通過為期兩個星期的實訓，雖然時間倉促，而且還加上考試，可以說是很匆忙的完成了此次的在線系統(tǒng)

80、編程課程設計；不言而喻，完成的質量也可想而知了，但倉促中也學到了很多東西。在前面的EDA實驗中，我初步認識了用Quartus 2，并大概了學會應用了它，　　但在這次的實訓中使我更加全面的了解了Quartus 2，而且更深一步的掌握了這個軟件。　　參考文獻　　[1] 閻石主編.

81、《數字電子技術基礎》(第五版).高等教等育出版社.,2007　　[2] 李國麗朱維勇何劍春.《EDA與數字系統(tǒng)設計》（第2版）.機械工業(yè)出版社.,2002　　[3] 宋武烈，等.《EDA技術實用教程》. 湖北科學技術出版社 ,2006　　[4]譚會生，等 .《 EDA技術綜合應用實例與分析》.西安電子科技出版

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