數(shù)電六進制同步減法課程設計

1、<p><b>　　目錄</b></p><p>　　數(shù)字電子設計部分1</p><p>　　1課程設計的目的與作用1</p><p>　　2 課程設計的任務1</p><p><b>　　3電路設計方案1</b></p><p>　　3.1 六進制同步減法

2、器設計電路的理論分析1</p><p>　　1.2串行序列發(fā)生電路設計5</p><p>　　1.3二十四進制計數(shù)器電路設計9</p><p>　　4設計總結和體會11</p><p><b>　　5參考文獻12</b></p><p><b>　　數(shù)字電子設計部分<

3、/b></p><p>　　1課程設計的目的與作用</p><p>　　隨著科技的進步和社會的發(fā)展，數(shù)字電路在各種電器中的應用越來越廣泛。0、1代碼的簡易變換能夠實現(xiàn)復雜的邏輯功能使得數(shù)字電路的實現(xiàn)效率很高。課程設計的目的是通過實際設計并搭建一些簡易但典型的數(shù)字電路來加深對各邏輯器件邏輯功能的理解。課程設計能夠使我們更進一步理解課堂上所學的理論知識，同時又能鍛煉我們的動手能力和分析問

4、題解決問題的能力。</p><p><b>　　2 課程設計的任務</b></p><p>　　1、六進制同步減法計數(shù)器（無效態(tài)：010，011）</p><p>　　2、串行序列檢測器（檢測序列：101110）</p><p>　　3、二十四進制計數(shù)器</p><p><b>　　3電

5、路設計方案</b></p><p>　　3.1 六進制同步減法器設計電路的理論分析</p><p><b>　　設計的總體框圖</b></p><p>　　cp 三位二進制同步減法計數(shù)器</p><p><b>　　圖1</b></p><p&

6、gt;　　1.原始狀態(tài)圖的建立：</p><p>　　所給無效狀態(tài)為010,011，對其余有效狀態(tài)進行邏輯抽象可以得到減法器設計電路的原始狀態(tài)圖如圖2所示：</p><p>　　/1 /0 /0 /0 /0</p><p>　　000 111 110 101 100 001</p

7、><p>　　/0 /Y 排列：Q2nQ1nQ0n</p><p>　　圖2減法器的狀態(tài)圖 </p><p>　　2.時鐘方程、輸出方程和狀態(tài)方程：</p><p>　　由于JK觸發(fā)器功能齊全、使用靈活，本設計選用3個CP下降沿觸發(fā)的邊沿ＪＫ觸發(fā)器。采用同步方案，故取CP0= CP1= CP2= C

8、P (CP 是整個設計的時序電路的輸入時鐘脈沖)。題中所給無效狀態(tài)是010、011，其所對應的最小項和為約束項。由圖2所示狀態(tài)圖所規(guī)定的輸出與現(xiàn)態(tài)之間的邏輯關系，可以直接畫出輸出信號Y的卡諾圖，如圖3所示： </p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10&

9、lt;/p><p><b>　　0</b></p><p>　　1 </p><p>　　圖3 輸出Y的卡諾圖</p><p>　　由以上卡諾圖可得輸出狀態(tài)方程為：Y= 。</p><p>　　由圖2可得到電路次態(tài)Q2n+1Q1n+1Q0n+1的卡諾圖

10、如圖4所示。再分解開便可得到如圖5所示各觸發(fā)器的次態(tài)卡諾圖。</p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p><b>　　0</b></p><p><b>　　1 &l

11、t;/b></p><p>　　圖4電路次態(tài)Q2n+1Q1n+1Q0n+1的卡諾圖</p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p><b>　　0</b></p>

12、<p>　　1 (a) Q2n+1的卡諾圖</p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p><b>　　0</b></

13、p><p><b>　　1</b></p><p>　　(b) Q1n+1的卡諾圖</p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p><b>

14、　　0 </b></p><p>　　1 </p><p>　　(c) Q0n+1的卡諾圖</p><p>　　圖5各觸發(fā)器次態(tài)的卡諾圖</p><p>　　顯然，由圖5所示各卡諾圖便可很容易地得到各狀態(tài)方程為：</p><p><b>　　Q2

15、n+1=</b></p><p><b>　　Q1n+1= </b></p><p><b>　　Q0n+1=</b></p><p>　　由ＪＫ觸發(fā)器的特性方程：Qn+1＝Ｊ＋，變換狀態(tài)方程，使之與特性方程的形式一致便可得</p><p><b>　　Q2n+1=</b

16、></p><p><b>　　Q1n+1 = </b></p><p><b>　　Q0n+1=</b></p><p>　　由以上各狀態(tài)方程變換式比較觸發(fā)器特性方程可得各個觸發(fā)器的驅動方程為：</p><p><b>　　J0=K0=1;</b></p>

17、<p><b>　　, K1=;</b></p><p><b>　　K2=</b></p><p>　　3.根據(jù)所選用的觸發(fā)器和時鐘方程、驅動方程，便可以畫出如圖6所示的邏輯電路圖。無效狀態(tài)為010、011，帶入驅動方程進行計算，結果如下：</p><p>　　/0 /0</p>

18、<p>　　011 010 111（有效狀態(tài)）</p><p>　　所以設計電路能夠跳出無效狀態(tài)自行啟動，符合設計要求。</p><p>　　圖6 設計電路的邏輯電路圖</p><p>　　串行序列發(fā)生電路設計</p><p><b>　　設計的總體框圖</b></p>

19、;<p>　　輸入脈沖 cp 串行序列發(fā)生器串行序列輸出</p><p><b>　　圖7</b></p><p>　　1.進行邏輯抽象，建立原始狀態(tài)圖： </p><p>　　檢測電路的輸入信號是串行數(shù)據(jù)，輸出信號是檢測結果，從起始狀態(tài)出發(fā)，要記錄連續(xù)輸入序列101110的情況，假設去掉無效狀態(tài)010、011，根

20、據(jù)設計要求可以建立如圖8所示的原始狀態(tài)圖：</p><p>　　111 110 101 100 001 000 </p><p>　　列：Q2nQ1nQ0n</p><p>　　圖8 原始狀態(tài)卡諾圖 </p><p>　　2.輸出狀態(tài)Y的卡諾圖如圖9所示： &l

21、t;/p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p><b>　　0</b></p><p>　　1 圖9輸出狀態(tài)Ｙ的卡諾圖</p><p><

22、b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p><b>　　0</b></p><p><b>　　1</b></p><p>　　圖10電路次態(tài)Q2n+1Q1n+1Q0n+1的卡

23、諾圖</p><p>　　由以上卡諾圖可知輸出狀態(tài) </p><p>　　3.選擇觸發(fā)器，求時鐘方程、輸出方程和狀態(tài)方程 </p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p><p&

24、gt;<b>　　0</b></p><p>　　1 (a) Q2n+1的卡諾圖</p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11 10</p>&

25、lt;p><b>　　0</b></p><p><b>　　1</b></p><p>　　(b) Q1n+1的卡諾圖</p><p><b>　　Q1nQ0n</b></p><p>　　Q2n 00 01 11

26、 10</p><p><b>　　0 </b></p><p>　　1 </p><p>　　(c) Q0n+1的卡諾圖</p><p>　　圖11各觸發(fā)器次態(tài)的卡諾圖 </p><p>　　顯然，由圖11所示各卡諾圖便可很容易地得到各狀態(tài)方

27、程為：</p><p><b>　　Q2n+1=</b></p><p><b>　　Q1n+1= </b></p><p><b>　　Q0n+1=</b></p><p>　　由ＪＫ觸發(fā)器的特性方程：Qn+1＝Ｊ＋，變換狀態(tài)方程，使之與特性方程的形式一致便可得</p&

28、gt;<p><b>　　Q2n+1=</b></p><p><b>　　Q1n+1 = </b></p><p><b>　　Q0n+1=</b></p><p>　　由以上各狀態(tài)方程變換式比較觸發(fā)器特性方程可得各個觸發(fā)器的驅動方程為：</p><p><

29、;b>　　J0=K0=1;</b></p><p><b>　　, K1=;</b></p><p><b>　　K2=</b></p><p><b>　　4.設計電路</b></p><p>　　本序列發(fā)生電路的設計選擇三個JK觸發(fā)器，采用同步時鐘觸發(fā)的

30、發(fā)生方式，即：CP0= CP1= CP2= CP (CP 是整個設計的時序電路的同步輸入時鐘脈沖)。所設計的電路接線圖如下圖12所示：</p><p>　　圖12 串行序列101110發(fā)生設計電路</p><p>　　由設計六進制減法電路是可知，無效狀態(tài)為010、011時電路能夠自行啟動，故設計電路符合設計要求，</p><p>　　二十四進制計數(shù)器電路設計 &l

31、t;/p><p><b>　　設計的總體框圖</b></p><p>　　CP輸入脈沖 集成芯片做成的控計數(shù)器 </p><p><b>　　圖13</b></p><p>　　1.了解74163計數(shù)器</p><p><b>　　芯片功能</b&

32、gt;</p><p>　　74163：如圖14：CP是輸入計數(shù)脈沖，也就是加到各個觸發(fā)器的時間信號端的時鐘脈沖，是清零端；是置數(shù)控制端；是并行輸入數(shù)據(jù)端；CO是進位信號輸出端；是計數(shù)器狀態(tài)輸出端。</p><p><b>　　圖14</b></p><p><b>　　74163狀態(tài)表</b></p>&l

33、t;p><b>　　*表示CP上升沿</b></p><p>　　2.要構成二十四進制計數(shù)器，須用一片74163構成256進制計數(shù)器，這里采用并行進位法，即將低位計數(shù)器的進位端CO接高位計數(shù)器的工作狀態(tài)控制端。對于256進制計數(shù)器，采用整體置零法實現(xiàn)二十四進制計數(shù)器，由于74163采用</p><p>　　異步清零方式，所以整體置零時，觸發(fā)器狀態(tài)</p&g

34、t;<p>　　所以置零輸入端 CR=</p><p>　　其它輸入端 </p><p>　　時鐘方程 </p><p>　?、笏圆捎貌⑿袃H為方式、整體置零法實現(xiàn)的二十四進制計數(shù)器電路如圖15所示</p><p>　　圖15二十四進制計數(shù)器設計電路</p><p><b>

35、;　　4設計總結和體會</b></p><p>　　1.經(jīng)過實驗可知，滿足時序圖的變化，且可以進行自啟動。實驗中的碰到的小問題告訴我們，學習和理解理論知識會使實驗設計更合理。設計要盡可能簡單明了且能說明問題，實驗前應確保芯片可以正常使用，檢查導線好壞，避免導線內部斷裂造成實驗失敗。實驗過程中所用芯片引腳較多，要細心認真。</p><p>　　2.通過對串行序列的理解，分析設計出

36、合理的狀態(tài)圖，確定所需芯片的種類和個數(shù)，根據(jù)狀態(tài)圖所得到的卡諾圖，確定各個方程，在實驗室連線即可驗證設計的正確性。該串行序列101110通過在實驗臺上連線及電路的仿真可知其設計合理正確。實驗中，應該認真檢查線路，遇到問題盡量自己解決，達到鍛煉自身能力的目的.</p><p>　　3.在這次課程設計中，我查閱了資料，詢問過老師，找出了自己在理論知識及實踐能力方面的欠缺和知識盲點。這樣既鍛煉了我的分析問題、解決問題和

37、實踐的能力，又加深了我對課上老師所講理論知識的理解程度，使我的理論知識與實踐能力很好的結合起來了，對我是一個很大的提高。另外，在課程設計中遇到了很多困難，多次想過放棄，但我最終還是堅持下來并完成了課程設計，這給了我一個啟示，也是一種激勵，以后做任何事情都不能輕言放棄，要努力行動起來！學習不是用嘴說出來的，只有努力做過才可以深切體會其中的樂趣和無窮的奧秘。 </p><p><b>　　5參考文獻<