課程設(shè)計(jì)——6位數(shù)字頻率計(jì)

1、<p>　　數(shù)字電子技術(shù)課程設(shè)計(jì)報告</p><p>　　題 目：6位數(shù)字頻率計(jì) </p><p>　　學(xué) 年：2009-2010 學(xué) 期： 2</p><p>　　專 業(yè)電子信息工程 班 級：</p><p>　　學(xué) 號： 姓 名：</p><p><b>　

2、　指導(dǎo)教師：</b></p><p>　　時 間： 2010 年 3 月 8日～ 2010 年 3 月 11 日</p><p><b>　　第 頁</b></p><p><b>　　一、設(shè)計(jì)任務(wù)書</b></p><p>　　設(shè)計(jì)一個6位數(shù)字頻率計(jì)，測量范圍

3、為000000~999999；</p><p>　　應(yīng)用QuartusII_7.2以自底向上層次化設(shè)計(jì)的方式設(shè)計(jì)電路原理圖；</p><p>　　應(yīng)用FPGA實(shí)驗(yàn)開發(fā)板下載設(shè)計(jì)文件，實(shí)現(xiàn)電路的功能。</p><p>　　二、設(shè)計(jì)框圖及整體概述</p><p><b>　　1.設(shè)計(jì)框圖</b></p><

4、;p><b>　　2、主要芯片及作用</b></p><p>　　T觸發(fā)器：將2HZ的頻率翻轉(zhuǎn)成1HZ。</p><p>　　74192：1個74HC192能實(shí)現(xiàn)0~9的計(jì)數(shù)功能， 6個74HC192可以連成0~999999的計(jì)數(shù)。 </p><p>　　74374：是8位的鎖存器，可以選用3個來設(shè)計(jì)24位的鎖存器。74374將計(jì)數(shù)器輸出

5、的測量數(shù)據(jù)暫時儲存起來，并提供給數(shù)碼管顯示。</p><p>　　7448：是BCD—7段譯碼器，用來顯示測量結(jié)果。</p><p><b>　　3、設(shè)計(jì)原理說明</b></p><p>　　數(shù)字頻率計(jì)是專門用于測量交流信號周期變化速度的一種儀器，頻率的定義是每秒時間內(nèi)交流信號（電壓或電流）發(fā)生周期性變化的次數(shù)。</p><

6、p>　　因此頻率計(jì)的任務(wù)就是要在1秒鐘時間內(nèi)數(shù)出交流信號從低電平到高電平變化的次數(shù)，并將測得的數(shù)據(jù)通過數(shù)碼管顯示出來。</p><p>　　50MHz時鐘信號通過模塊VHDL語言源程序變成2Hz的時鐘信號，通過T觸發(fā)器將2HZ翻轉(zhuǎn)成1HZ，1HZ經(jīng)過分頻產(chǎn)生3個電平信號，1秒脈寬的高電平提供給計(jì)數(shù)器工作；1秒脈寬的高電平提供給鎖存器工作；0.5秒脈寬的高電平用于計(jì)數(shù)器清零。有了這三個電平信號，就可以用6片7

7、4192工作來計(jì)數(shù)000000~999999，74374用來鎖存計(jì)數(shù)器輸出的測量數(shù)據(jù)，再用7448譯碼器來顯示出來。</p><p>　　三、各單元電路的設(shè)計(jì)方案及原理說明</p><p><b>　　1. 時鐘分頻模塊</b></p><p><b>　　時鐘分頻原理圖 </b></p><p>

8、　　原理：50MHz時鐘信號通過模塊VHDL語言源程序變成2Hz的時鐘信號。將T觸發(fā)器的T端接高電平，T觸發(fā)器則轉(zhuǎn)化為T’觸發(fā)器，2HZ的脈沖通過它變?yōu)?HZ。</p><p><b>　　2. 時序產(chǎn)生模塊</b></p><p><b>　　時序產(chǎn)生原理圖</b></p><p>　　原理：脈沖通過T’觸發(fā)器再次翻轉(zhuǎn)后

9、又變?yōu)?.5HZ， EN就是觸發(fā)器Q輸出的脈沖，得到1秒脈寬的高電平，提供給計(jì)數(shù)模塊工作； CLK是觸發(fā)器Q輸出的脈沖經(jīng)過非門之后的脈沖，也得到1秒脈寬的高電平，提供給鎖存模塊工作； CLR是經(jīng)過非門之后的脈沖和1HZ的脈沖經(jīng)過非門之后再經(jīng)過與門之后輸出的脈沖 ，所以當(dāng)輸入的1HZ脈沖為低電平和CLK的脈沖為高電平時為高電平 ，得到0.5秒脈寬的高電平，用于計(jì)數(shù)器清零。 </p><p>　　1Hz的時鐘經(jīng)過分

10、頻產(chǎn)生以下3個電平信號：1秒脈寬的高電平，提供給計(jì)數(shù)模塊工作；1秒脈寬的高電平，提供給鎖存模塊工作；0.5秒脈寬的高電平，用于計(jì)數(shù)器清零。</p><p>　　3．6位十進(jìn)制計(jì)數(shù)模塊</p><p>　　6位十進(jìn)制計(jì)數(shù)原理圖</p><p>　　原理：將74192的UP端接脈沖（該脈沖由EN和外來脈沖CLK通過與門得到，當(dāng)EN和CLK脈沖都為高電平時得到），DN端接

11、高電平為加法器，將CON端接下一個74192的UP端，進(jìn)行進(jìn)位。1個74HC192能實(shí)現(xiàn)0~9的計(jì)數(shù)功能，取 6個74HC192可以連成0~999999的計(jì)數(shù)。工作時，當(dāng)外來脈沖停止或EN為0，CLK為1，CLR為1，計(jì)數(shù)器停止計(jì)數(shù)，同時CLR工作，數(shù)據(jù)清零。</p><p>　　4. 24位數(shù)據(jù)鎖存模塊</p><p>　　24位數(shù)據(jù)鎖存原理圖</p><p>　

12、　原理：74374是三態(tài)反相八D鎖存器，有一個被測信號輸入端CLK，OEN是輸入使能端，低電平有效，所以要接地。由于要鎖存24位，則要用3片74374鎖存器，就是將6片74192輸出的測量數(shù)據(jù)都鎖存起來，則將74374的八個輸入端分成2組。當(dāng)ＣＬＫ為高電平時鎖存器工作，將數(shù)據(jù)鎖定，將計(jì)數(shù)器輸出的測量數(shù)據(jù)暫存起來，并提供給數(shù)碼管顯示。</p><p>　　5. 數(shù)碼管譯碼模塊</p><p>

13、;<b>　　數(shù)碼管譯碼原理圖</b></p><p>　　原理：７４４８是共陰數(shù)碼管，高電平驅(qū)動。LTN是測試燈。ＲＢＩＮ，ＢＩＮ是消影，低電平有效所以都接高電平。頻率器是要用6個共陰數(shù)碼管來顯示的，但開發(fā)的FPGA實(shí)驗(yàn)板上有4個數(shù)碼管已經(jīng)配置好CD4511譯碼器，剩下的兩個是7位二進(jìn)制直接驅(qū)動的，因此只需要將鎖存器輸出的4位二進(jìn)制數(shù)進(jìn)行譯碼，就選用了２個7448譯碼器，</p>

14、;<p><b>　　四、結(jié)果分析</b></p><p>　　各個模塊分別編譯成功后，新建一個文件夾，將各模塊有用的文件加入新建的文件夾中。然后重新建立工程，畫出電路設(shè)計(jì)總圖，編譯成功后，將原理圖中各個引腳與FPGA實(shí)驗(yàn)開發(fā)板EP2C5T144C8芯片管腳鎖定表中相符編寫好，再編譯一次成功后下載到實(shí)驗(yàn)開發(fā)板進(jìn)行測試。</p><p>　　測試時選擇不同

15、的頻率，使數(shù)碼管從0~999999顯示。如果數(shù)碼管顯示位置與顯示器位置不同，則問題可能是各模塊之間連接出錯，或芯片管教編錯。若顯示器顯示都為零，則可能是時鐘分頻模塊或時序模塊出錯，或是某處引腳沒編號。</p><p><b>　　五、體會和總結(jié)</b></p><p>　　一周的數(shù)電課程設(shè)計(jì)課，讓我學(xué)會了很多，使我更加了解了QuartusII_7.2軟件的功能及使用方

16、法，同時也加深了自己對數(shù)電專業(yè)知識方面的認(rèn)識。</p><p>　　剛開始上課時，老師跟我們說了這門課的要求是設(shè)計(jì)一個6位數(shù)字頻率計(jì)，我聽了以后覺得很難，感覺無從下手。后來照著老師的要求，先畫一個設(shè)計(jì)草圖，考慮好用那些芯片，再分別用QuartusII_7.2軟件以自底向上層次化設(shè)計(jì)的方式設(shè)計(jì)電路的每個模塊，各模塊編譯仿真成功后，再把每個模塊連接起來，畫出電路總原理圖。在老師的帶領(lǐng)下，我經(jīng)過反復(fù)的練習(xí)，終于把6位數(shù)

17、字頻率計(jì)設(shè)計(jì)好了。</p><p>　　通過這一周的學(xué)習(xí)，我認(rèn)識到要設(shè)計(jì)一種東西，不僅需要掌握一定的知識，耐心和細(xì)心也是必不可少的。這次課程設(shè)計(jì)，同時也加強(qiáng)了我們動手、思考和解決問題的能力。</p><p>　　附錄一：電路設(shè)計(jì)總圖</p><p>　　附錄二、50MHz變成2Hz的模塊VHDL語言源程序</p><p>　　library

18、 ieee; </p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　ent

19、ity clk50Mto2Hz is </p><p>　　port (clk50M : in std_logic;clk2Hz: out std_logic);</p><p>　　end clk50Mto2Hz;</p><p>　　architecture aa of clk50Mto2Hz is</p><p>　　signal co

20、unt_5000: integer range 0 to 4999;</p><p>　　signal count: integer range 0 to 2500;</p><p>　　signal clk_10Khz,clk_2Hz :std_logic;</p><p><b>　　begin</b></p><p&g

21、t;　　process(clk50M)</p><p><b>　　begin</b></p><p>　　if clk50M'event and clk50M='1' then</p><p>　　if count_5000=4999 then</p><p>　　count_5000<=

22、0;</p><p>　　clk_10Khz<='0';</p><p><b>　　else</b></p><p>　　count_5000<=count_5000+1;</p><p>　　clk_10Khz<='1';</p><p>&l

23、t;b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(clk_10Khz)</p><p><b>　　begin</b></p><p>　

24、　if clk_10Khz'event and clk_10Khz='1' then</p><p>　　if count=2499 then</p><p><b>　　count<=0;</b></p><p>　　clk_2Hz<=not clk_2Hz;</p><p><

25、;b>　　else</b></p><p>　　count<=count+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　c