vhdl程序設(shè)計(jì)教程

1、第1章VHDL語言基礎(chǔ)1.1概述硬件描述語言（hardwaredeionlanguage，HDL）是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。目前，利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。隨著研究的深入，利用硬件描述語言進(jìn)行模擬電子系統(tǒng)設(shè)計(jì)或混合電子系統(tǒng)設(shè)計(jì)也正在探索中。國外硬件描述語言種類很多，有的從Pal發(fā)展而來，也有一些從C語言發(fā)展而來。有些HDL成為IEEE標(biāo)準(zhǔn)，但大部分是企業(yè)標(biāo)準(zhǔn)。VHDL來源于美國軍方，其他的硬件

2、描述語言則多來源于民間公司。可謂百家爭鳴，百花齊放。這些不同的語言傳播到國內(nèi)，同樣也引起了不同的影響。在我國比較有影響的有兩種硬件描述語言：VHDL語言和VerilogHDL語言。這兩種語言已成為IEEE標(biāo)準(zhǔn)語言。電子設(shè)計(jì)自動(dòng)化（electronicdesignautomation，EDA）技術(shù)的理論基礎(chǔ)、設(shè)計(jì)工具、設(shè)計(jì)器件應(yīng)是這樣的關(guān)系：設(shè)計(jì)師用硬件描述語言HDL描繪出硬件的結(jié)構(gòu)或硬件的行為，再用設(shè)計(jì)工具將這些描述綜合映射成與半導(dǎo)體工

3、藝有關(guān)的硬件配置文件，半導(dǎo)體器件FPGA則是這些硬件配置文件的載體。當(dāng)這些FPGA器件加載、配置上不同的文件時(shí)，這個(gè)器件便具有了相應(yīng)的功能。在這一系列的設(shè)計(jì)、綜合、仿真、驗(yàn)證、配置的過程中，現(xiàn)代電子設(shè)計(jì)理論和現(xiàn)代電子設(shè)計(jì)方法貫穿于其中。以HDL語言表達(dá)設(shè)計(jì)意圖，以FPGA作為硬件實(shí)現(xiàn)載體，以計(jì)算機(jī)為設(shè)計(jì)開發(fā)工具，以EDA軟件為開發(fā)環(huán)境的現(xiàn)代電子設(shè)計(jì)方法日趨成熟。在這里，筆者認(rèn)為，要振興我國電子產(chǎn)業(yè)，需要各相關(guān)專業(yè)的人士共同努力。HDL語

4、言的語法語義學(xué)研究與半導(dǎo)體工藝相關(guān)聯(lián)的編譯映射關(guān)系的研究，深亞微米半導(dǎo)體工藝與EDA設(shè)計(jì)工具的仿真、驗(yàn)證及方法的研究，這需要半導(dǎo)體專家和操作系統(tǒng)專家共同努力，以便能開發(fā)出更加先進(jìn)的EDA工具軟件。軟件、硬件協(xié)同開發(fā)縮短了電子設(shè)計(jì)周期，加速了電子產(chǎn)品更新?lián)Q代的步伐。毫不夸張地說，EDA工程是電子產(chǎn)業(yè)的心臟起搏器，是電子產(chǎn)業(yè)飛速發(fā)展的原動(dòng)力。本書從應(yīng)用的角度向國內(nèi)廣大讀者介紹VHDL編程技術(shù)，讓大家掌握HDL編程，了解FPGA結(jié)構(gòu)，學(xué)會(huì)使用

5、EDA工具，為集成電路前端設(shè)計(jì)打下基礎(chǔ)。1.1.1硬件描述語言的誕生VHDL語言的英文全名是VeryHighSpeedIntegratedCircuitHardwareDeionLanguage，即超高速集成電路硬件描述語言。HDL發(fā)展的技術(shù)源頭是：在HDL形成發(fā)展之前，已有了許多程序設(shè)計(jì)語言，如匯編、C、Pal、Ftran、Prolog等。這些語言運(yùn)行第1章VHDL語言基礎(chǔ)5因此被眾多用戶使用。HDL語言來自不同地方，由不同語言演變而

6、來，為了各平臺之間相互轉(zhuǎn)換，又推出了EDIF（ElectronicDesignInterchangeFmat）。它不是一種語言，而是用于不同數(shù)據(jù)格式的EDA工具之間的交換設(shè)計(jì)數(shù)據(jù)。1.1.3VHDL語言上機(jī)操作條件VHDL語言描述能力強(qiáng)，覆蓋面廣，抽象能力強(qiáng)，所以用VHDL語言作為硬件模型建模很合適。設(shè)計(jì)者的原始描述是非常簡練的硬件描述，經(jīng)過EDA工具綜合處理，最終生成付諸生產(chǎn)的電路描述或版圖參數(shù)描述的工藝文件。整個(gè)過程通過EDA工具自

7、動(dòng)完成，大大減輕了設(shè)計(jì)人員的工作強(qiáng)度，提高了設(shè)計(jì)質(zhì)量，減少了出錯(cuò)機(jī)會(huì)。VHDL語言可讀性好。VHDL既能被人容易讀懂，又能被計(jì)算機(jī)識別，作為技術(shù)人員編寫的源文件，它既是計(jì)算機(jī)程序、技術(shù)文檔和技術(shù)人員硬件信息交流的文件，又是簽約雙方的合同文件。VHDL語言中的設(shè)計(jì)實(shí)體（designentity）、程序包（package）、設(shè)計(jì)庫（library），為設(shè)計(jì)人員重復(fù)利用他人的設(shè)計(jì)提供了技術(shù)手段。重復(fù)利用他人的IP模塊和軟核（softce）是V

8、HDL的特色，許多設(shè)計(jì)不必個(gè)個(gè)都從頭再來，而是只要在更高層次上把IP模塊利用起來，就能達(dá)到事半功倍的效果。VHDL語言可以在多種EDA工具設(shè)計(jì)環(huán)境中運(yùn)行。硬件平臺是工作站或高檔微機(jī)。高檔微機(jī)的配置應(yīng)該具有：高分彩顯17英寸以上，分辨率1024768或更高硬盤20GB以上內(nèi)存512MB以上CPUIntel兼容CPU光驅(qū)8倍速以上操作系統(tǒng)WindowsXX開發(fā)工具M(jìn)AXplusII或QuartusIICence、Menter、ALTERA等

9、公司的EDA工具均支持VHDL語言環(huán)境。關(guān)于VHDL語言的上機(jī)實(shí)驗(yàn)，在第7章中將作詳細(xì)介紹。1.2VHDL程序的實(shí)體VHDL程序包含實(shí)體（entity）、結(jié)構(gòu)體（architecture）、配置（configuration）、包集合（package）、庫（library）5個(gè)部分。簡單的實(shí)體是由實(shí)體和結(jié)構(gòu)體兩部分組成的。實(shí)體用于描述設(shè)計(jì)系統(tǒng)的外部接口信號，結(jié)構(gòu)體用于描述系統(tǒng)的行為、系統(tǒng)數(shù)據(jù)的流程或者系統(tǒng)組織結(jié)構(gòu)形式。設(shè)計(jì)實(shí)體是VHDL程