基于單片機和fpga的位同步信號提?。ǜ匠绦颍井厴I(yè)設(shè)計論文】

1、湖南工程學(xué)院畢業(yè)設(shè)計論文題目：基于單片機和基于單片機和FPGA的位同步信號提取的位同步信號提取專業(yè)班級：電子信息工程學(xué)生姓名：學(xué)號：完成日期：指導(dǎo)教師：評閱教師：2006年6月湖南工程學(xué)院應(yīng)用技術(shù)學(xué)院畢業(yè)設(shè)計（論文）任務(wù)書設(shè)計（論文）題目：基于單片機和FPGA的位同步信號提取姓名李國冀專業(yè)電子信息工程班級0281學(xué)號16指導(dǎo)老師劉正青職稱實驗師教研室主任劉望軍一、基本任務(wù)及要求：本課題是設(shè)計一具有通用性的輸入信號的位同步提取系統(tǒng)，系統(tǒng)可

2、以實現(xiàn)10HZ~1MHZ的信號同步。使用單片機進行實時控制現(xiàn)場可編程邏輯門陣列FPGA完成位同步信號提取，通過理論和實驗研究，完成硬件電路和軟件設(shè)計并試制樣機，要求完成：1、單片機實時控制FPGA，完成實時頻率跟蹤測量和自動鎖相；2、在FPGA內(nèi)部，設(shè)計完成以下部分：A、全數(shù)字鎖相環(huán)DPLL，主要包含：數(shù)控振蕩器、鑒相器、可控模分頻器B、LED動態(tài)掃描電路、FPGA和單片機的數(shù)字接口，以完成兩者之間的數(shù)字傳遞3、設(shè)計輔助電路：鍵盤、LE

3、D；二、進度安排及完成時間：（1）第二周至第四周：查閱資料、撰寫文獻綜述和開題報告；（2）第五周至第六周：畢業(yè)實習(xí)；（3）第六周至第七周：項目設(shè)計的總體框架：各個模塊以及各個模塊之間的關(guān)系確定，各個模塊的方案選擇與各個模塊的所用主要器件的確定；（4）第八周至第十三周：各個模塊的主要器件熟悉及相關(guān)知識的熟悉；各個模塊的具體任務(wù)實現(xiàn)：硬件電路、軟件編程；（5）第十四周至第十五周：系統(tǒng)的總體仿真與調(diào)試（6）第十六周至第十七周：撰寫設(shè)計說明書；