數(shù)字邏輯與數(shù)字系統(tǒng)課程設(shè)計(簡單計算器)

1、簡單計算器 簡單計算器一、設(shè)計分析1、功能描述設(shè)計一個簡單 0-9 數(shù)之間的加、減、乘法運算的計算器， ，輸入和輸出均可以顯示在數(shù)碼管上。2、實現(xiàn)工具1、用 VHDL 語言文本形式輸入；2、maxplusII 行語言編寫時序仿真和綜合。二、設(shè)計思想采用自頂向下的設(shè)計方式，分層進(jìn)行設(shè)計。設(shè)計分為五個模塊進(jìn)行；計算器模塊、八位二進(jìn)制數(shù)轉(zhuǎn)化成 8421BCD 碼模塊，四選一數(shù)據(jù)選擇器模塊，七段顯示譯碼器模塊、模 4 計數(shù)器模塊、模 8 計數(shù)器

2、塊、3—8 譯碼器塊。頂層設(shè)計可以完全獨立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語言。使用 VHDL 模型在所綜合級別上對硬件設(shè)計進(jìn)行說明、建模和仿真。1、頂層原原理框圖2、具體實現(xiàn) 1、計算器模塊、2、八位二進(jìn)制數(shù)轉(zhuǎn)化成 8421BCD 碼模塊實驗室提供的器件為 FLEX10K，型號為 EPF10K10LC84-4，將文件下載到器件當(dāng)中，在實驗箱中進(jìn)行模擬。四、 整體框圖五、VHDL 部分代碼及說明1、計算

3、器模塊、library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jisuanqi is Port (a,b: in STD_LOGIC_VECTOR (3 downto 0);sel:in STD_LOGIC_VECTOR (1 downto 0); -----加減乘控制端

4、s: out STD_LOGIC_VECTOR (7 downto 0));end jisuanqi;architecture Behavioral of jisuanqi issignal q1 ,q2: STD_LOGIC_VECTOR (3 downto 0); signal q3: STD_LOGIC_VECTOR (7 downto 0);signal q4: STD_LOGIC_VECTOR (1 do