28nm工藝下雙核Cortex-A9處理器芯片的物理設(shè)計(jì).pdf

1、隨著工藝制程的不斷進(jìn)步，工藝特征尺寸不斷減小，集成電路規(guī)模不斷增大，對集成電路設(shè)計(jì)提出了更高要求。在超深亞微米工藝下，由于供電電壓減小，互連延時(shí)在路徑延時(shí)中所占的比例增大，工藝偏差和串?dāng)_等現(xiàn)象加劇，使芯片物理設(shè)計(jì)遇到了諸多難題和挑戰(zhàn)。研究在先進(jìn)工藝下的芯片物理設(shè)計(jì)，縮短設(shè)計(jì)周期，設(shè)計(jì)出性能更高，面積更小和功耗更低的高質(zhì)量芯片將具有重要的實(shí)際意義。
　　本文研究了一款基于28nm工藝的雙核Cortex-A9處理器芯片的物理設(shè)計(jì)，首先

2、分析了雙核處理器芯片的整體架構(gòu)，時(shí)鐘結(jié)構(gòu)和主要功能模塊的性能及其組成，然后對物理設(shè)計(jì)中的布圖規(guī)劃，電源規(guī)劃，布局，時(shí)鐘樹綜合(Clock Tree Synthesis，CTS)，布線和驗(yàn)證階段的設(shè)計(jì)細(xì)節(jié)進(jìn)行了研究和探討。在布圖規(guī)劃階段，確定了芯片的尺寸，并完成了宏單元，特殊單元和I/O單元的布局。在電源規(guī)劃階段，完成了電壓域的劃分，電源及其連接關(guān)系的定義，并對電源條和電源環(huán)進(jìn)行了設(shè)計(jì)。在布局階段，由于互連線延時(shí)復(fù)雜度不斷提高導(dǎo)致常規(guī)式布

3、局流程中的時(shí)序和擁塞情況難以和綜合結(jié)果保持一致，進(jìn)而影響布局質(zhì)量，因此，本文對布局流程進(jìn)行了改進(jìn)，采用了基于dcg(designcompiler graphical)改進(jìn)型布局流程使布局和綜合環(huán)節(jié)實(shí)現(xiàn)版圖信息的交互，從而改善了時(shí)序和擁塞度。在關(guān)鍵的時(shí)鐘樹綜合階段，針對片上波動(dòng)和時(shí)鐘門控技術(shù)造成傳統(tǒng)設(shè)計(jì)方法難以實(shí)現(xiàn)時(shí)鐘偏差最小化目標(biāo)，本文采用了更先進(jìn)的時(shí)鐘同步優(yōu)化技術(shù)，將時(shí)鐘樹綜合和優(yōu)化同步完成，并最大化利用了有用時(shí)鐘偏差，從而減小了時(shí)鐘

4、樹單元面積和功耗，也使芯片的頻率提高了6％。在布線環(huán)節(jié)中，本文采用了跳線法和插入保護(hù)二極管法有效修復(fù)了天線效應(yīng)，同時(shí)，重點(diǎn)討論了串?dāng)_現(xiàn)象產(chǎn)生的原理和常用修正方法。為了達(dá)到簽核標(biāo)準(zhǔn)，本文完成了芯片的時(shí)序驗(yàn)證，形式驗(yàn)證，功耗驗(yàn)證和物理驗(yàn)證。
　　本文采用了中芯國際28nmHKMG工藝對雙核A9處理器芯片完成了物理設(shè)計(jì)和仿真驗(yàn)證，驗(yàn)證結(jié)果表明:芯片門總數(shù)為157萬，尺寸為5299μm*5300μm，功耗為2.4W，最高頻率達(dá)到1.3GH