DS-FH通信系統(tǒng)基帶單元設(shè)計(jì)與FPGA實(shí)現(xiàn).pdf

1、由于擴(kuò)頻技術(shù)擁有極強(qiáng)的抗人為干擾和抗截獲的能力，因此被廣泛的應(yīng)用于軍用通信領(lǐng)域。在擴(kuò)頻技術(shù)中，結(jié)合了直接序列擴(kuò)頻技術(shù)和跳頻技術(shù)優(yōu)點(diǎn)的DS/FH混合擴(kuò)頻技術(shù)可以突破單一擴(kuò)頻技術(shù)的瓶頸，獲得比單一擴(kuò)頻技術(shù)更強(qiáng)的抗干擾能力。目前混合擴(kuò)頻通信技術(shù)已經(jīng)成為研究較多的抗干擾技術(shù)。
　　本文以實(shí)驗(yàn)室科研項(xiàng)目“xxxx系統(tǒng)”為研究背景，該項(xiàng)目旨在研制出一種能夠在極低信噪比條件下實(shí)現(xiàn)短數(shù)據(jù)的發(fā)送和正確接收的DS/FH混合擴(kuò)頻通信系統(tǒng)。本文對該混合擴(kuò)

2、頻通信系統(tǒng)綜合基帶單元的設(shè)計(jì)進(jìn)行了深入的研究，給出了綜合基帶單元的設(shè)計(jì)方案，并用MATLAB軟件對所設(shè)計(jì)的綜合基帶系統(tǒng)進(jìn)行了仿真。仿真結(jié)果表明該系統(tǒng)可以在極低信噪比條件下進(jìn)行可靠通信。在理論分析和仿真的基礎(chǔ)上，對所設(shè)計(jì)的基帶單元進(jìn)行了FPGA實(shí)現(xiàn)，給出了其中關(guān)鍵模塊的詳細(xì)實(shí)現(xiàn)過程、實(shí)現(xiàn)流程圖以及功能仿真結(jié)果。
　　在進(jìn)行基帶單元設(shè)計(jì)的過程中，本文對以下問題進(jìn)行了深入的研究，并給出了解決方案：
　　1、根據(jù)系統(tǒng)參數(shù)的要求，對混

3、合擴(kuò)頻通信系統(tǒng)基帶單元采用的協(xié)議幀的結(jié)構(gòu)進(jìn)行了設(shè)計(jì)，設(shè)計(jì)的協(xié)議幀由前導(dǎo)序列、數(shù)據(jù)幀、勤務(wù)定時(shí)序列三部分構(gòu)成，其中前導(dǎo)序列和勤務(wù)定時(shí)序列分別承擔(dān)了實(shí)現(xiàn)系統(tǒng)同步和同步保持的功能。
　　2、由于跳頻的存在，不同跳頻時(shí)隙間的多普勒頻移是不相同的，如果采用傳統(tǒng)的符號(hào)級(jí)調(diào)制方式（先對數(shù)據(jù)進(jìn)行調(diào)制，然后再擴(kuò)頻），則在一個(gè)跳頻時(shí)隙內(nèi)是無法傳輸完同一個(gè)符號(hào)擴(kuò)頻后的碼片數(shù)據(jù)的。因此同一個(gè)符號(hào)擴(kuò)頻后的碼片數(shù)據(jù)需要在幾個(gè)相鄰的跳頻時(shí)隙中進(jìn)行傳輸，這導(dǎo)致同

4、一個(gè)符號(hào)的數(shù)據(jù)經(jīng)歷了不同的多普勒頻移。為了解決這個(gè)問題，本文采用了一種碼片級(jí)調(diào)制方式（先對數(shù)據(jù)進(jìn)行擴(kuò)頻，然后在調(diào)制），該調(diào)制方式可以減少多普勒頻移對系統(tǒng)的影響。
　　3、為了保證可以在極低信噪比的條件下實(shí)現(xiàn)系統(tǒng)的同步，文中設(shè)計(jì)了一種適合于本系統(tǒng)的跳擴(kuò)頻同步方案，該方案將跳頻同步與擴(kuò)頻同步放在一起進(jìn)行討論。仿真結(jié)果表明該同步方案可以在極低的信噪比條件下實(shí)現(xiàn)系統(tǒng)的同步。
　　4、由于文中對待發(fā)送的數(shù)據(jù)進(jìn)行了咬尾卷積編碼，所以接收

5、端只有在經(jīng)過相應(yīng)的譯碼后才能得到正確的原始數(shù)據(jù)。針對傳統(tǒng)咬尾卷積碼譯碼算法復(fù)雜度高及譯碼延遲不固定的缺點(diǎn)，文中提出了一種基于SOVA的固定時(shí)延咬尾卷積碼譯碼算法，該算法在降低譯碼復(fù)雜度的同時(shí)使譯碼過程有著固定的譯碼延遲。仿真結(jié)果表明該算法在誤碼率性能上接近于最大使然譯碼算法，且優(yōu)與循環(huán)維特比譯碼算法。
　　在進(jìn)行基帶單元的FPGA實(shí)現(xiàn)時(shí)，文中優(yōu)化了下列模塊的FPGA實(shí)現(xiàn)方式：
　　1、基帶成形濾波模塊的FPGA實(shí)現(xiàn)。文中采用

6、了全并行結(jié)構(gòu)的分布式算法來進(jìn)行成形濾波器的FPGA實(shí)現(xiàn)。在進(jìn)行FPGA實(shí)現(xiàn)時(shí)，針對濾波器輸入信號(hào)的特點(diǎn)對該算法的存儲(chǔ)結(jié)構(gòu)進(jìn)行了優(yōu)化，大大降低了該算法對FPGA存儲(chǔ)資源的使用量。
　　2、信號(hào)檢測與同步模塊的FPGA實(shí)現(xiàn)。該模塊的實(shí)現(xiàn)需要消耗掉FPGA中大量的存儲(chǔ)資源和邏輯資源，為了能夠成功地在所選用的FPGA中實(shí)現(xiàn)該模塊，文中對該模塊中乘累加器的實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行了優(yōu)化，減少了邏輯資源的使用量。由于本模塊中存儲(chǔ)資源的使用量是一個(gè)固定值，

7、所以只能提高FPGA內(nèi)部存儲(chǔ)資源的使用率。為了達(dá)到這個(gè)目的，對FPGA內(nèi)部存儲(chǔ)資源的使用進(jìn)行了詳細(xì)規(guī)劃。經(jīng)過規(guī)劃后，F(xiàn)PGA中各種類型的存儲(chǔ)資源都得到了充分的利用。
　　3、咬尾卷積碼譯碼模塊的FPGA實(shí)現(xiàn)。為了便于在FPGA上實(shí)現(xiàn)文中提出的基于SOVA的固定時(shí)延咬尾卷積碼譯碼算法，把該算法分為了維特比譯碼模塊，軟信息計(jì)算與更新模塊，初始狀態(tài)選擇模塊，譯碼信息緩存與調(diào)整模塊4個(gè)子模塊。文中對這4個(gè)子模塊的功能進(jìn)行了介紹，并給出了其