TDM通道承載以太網(wǎng)業(yè)務(wù)的速率適配器設(shè)計(jì)與實(shí)現(xiàn).pdf

1、在當(dāng)前電信系統(tǒng)、鐵路通信系統(tǒng)的傳輸網(wǎng)絡(luò)中存在大量E1等時(shí)分復(fù)用系統(tǒng)的標(biāo)準(zhǔn)速率接口，利用現(xiàn)有這些豐富的低速率E1通道資源采取時(shí)分復(fù)用的方式承載以太網(wǎng)業(yè)務(wù)具有很強(qiáng)的應(yīng)用價(jià)值和現(xiàn)實(shí)意義。
　　 而利用低速的數(shù)據(jù)通道傳輸高速以太網(wǎng)數(shù)據(jù)，首先需要解決的問(wèn)題就是速率的適配問(wèn)題，本文提出了一個(gè)基于Cyclone系列FPGA配以PHY芯片和大容量的外部SRAM的速率適配器設(shè)計(jì)方案。PHY芯片管理以太網(wǎng)數(shù)據(jù)在物理層的收發(fā)，外部SRAM作為高速數(shù)據(jù)

2、和低速通道之間的緩沖區(qū)，而FPGA則作為整個(gè)系統(tǒng)數(shù)據(jù)的管理控制核心。
　　 本文中首先給出了適配器的主要組成部分的原理圖設(shè)計(jì)，并著重介紹了FPGA的內(nèi)部各功能模塊設(shè)計(jì)。通過(guò)合理的配置物理層芯片，使得來(lái)自雙絞線上的標(biāo)準(zhǔn)編碼經(jīng)過(guò)標(biāo)準(zhǔn)的MII接口向MAC層傳輸，反之也將MII口接收到的數(shù)據(jù)經(jīng)過(guò)編碼等處理后發(fā)往雙絞線。設(shè)計(jì)的難點(diǎn)在于必須保證數(shù)據(jù)在25Mbps速率的MII接口和2.048Mbps速率的E1接口之間無(wú)差錯(cuò)的傳輸，而高速率數(shù)據(jù)

3、經(jīng)由低速率通道傳輸時(shí)必然存在數(shù)據(jù)緩存的問(wèn)題，方案中通過(guò)使用由FPGA控制的大容量的外部SRAM來(lái)緩存數(shù)據(jù)，除此之外FPGA還通過(guò)MII接口和PHY之間收發(fā)數(shù)據(jù)，對(duì)從MII口接收到的以太網(wǎng)數(shù)據(jù)進(jìn)行4/8變換、HDLC成幀、并串轉(zhuǎn)換最終以2.048Mbps的串行數(shù)據(jù)發(fā)往接收端;對(duì)接收到的2M串行數(shù)據(jù)進(jìn)行同步時(shí)鐘提取、串并轉(zhuǎn)換、HDLC解幀、8/4變換并通過(guò)MII口發(fā)往PHY。
　　 在完成全部的軟硬件設(shè)計(jì)后，對(duì)適配器進(jìn)行了調(diào)試和驗(yàn)證