基于FPGA與DDR2-SDRAM的高速數(shù)據(jù)緩沖器的設計與實現(xiàn).pdf_第1頁
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文檔簡介

1、隨著信息技術(shù)的快速發(fā)展，人們面臨的實時性信號處理要求越來越高，對高速數(shù)據(jù)的緩存和處理要求也越來越高。FPGA由于其設計靈活、可重構(gòu)性好等優(yōu)點，結(jié)合DDR2‐SDRAM作為新一代存儲器，價格低廉，速度快并且容量大的優(yōu)點，因此被廣泛用于高速數(shù)據(jù)采集系統(tǒng)的研究和開發(fā)。
　　本文重點研究了基于FPGA與DDR2‐SDRAM的高速實時數(shù)據(jù)緩存系統(tǒng)的設計與實現(xiàn)技術(shù)。其中核心內(nèi)容是DDR2‐SDRAM控制器接口的實現(xiàn)。文中采用自頂向下的設計方法

2、和模塊化的思想，并利用VerilogHDL語言完成了DDR2‐SDRAM控制器接口的每個模塊，并利用modelsimv6.6對每個模塊進行了仿真驗證。仿真結(jié)果表明，本文設計的DDR2‐SDRAM控制器在工作時鐘頻率為195Mhz時，不僅正確讀寫數(shù)據(jù)而且傳輸速度達到24.96Gb/s，完全滿足設計的功能需求和設計的實時性要求，除此之外，仿真波形延時量也很小。另外，由于傳輸速度快，本文提出的技術(shù)方案的最大優(yōu)點就是可以應用于各種需要快速而準確

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