外觸發(fā)高精度脈沖延遲系統(tǒng)設(shè)計(jì).pdf

1、時間是物質(zhì)存在和運(yùn)動的基本屬性，在許多科學(xué)和工程技術(shù)中，精密的時間測量為一切時序過程和動力學(xué)系統(tǒng)的測量和定量研究提供了必不可少的時基坐標(biāo)。尤其要求延遲脈沖的分辨率精度要高，價格較低，輸出脈沖的幅值和偏移量都是可調(diào)的。在基礎(chǔ)理論研究、航空航天、科學(xué)計(jì)量等國防甚至民用領(lǐng)域，都需要這種高精度的脈沖延遲系統(tǒng)，要求其分辨率精度可達(dá)ps級，而且其成本盡量壓低在可接受范圍。這些都給脈沖時序控制電路的設(shè)計(jì)提出了新的課題。
　　 在國內(nèi)外常用數(shù)字

2、方式或模擬方式解決脈沖延遲問題，數(shù)字電路實(shí)現(xiàn)簡單，尤其是在長時間延時中可靠性高，但分辨率精度低;而模擬電路可以實(shí)現(xiàn)很高的分辨率精度，卻在長時間延遲的可靠性上難以保證，故只能用于短時間的延遲。為此本文針對國內(nèi)外研究的現(xiàn)狀，提出了采用模擬電路與數(shù)字電路相結(jié)合的方式，將兩者的優(yōu)點(diǎn)相結(jié)合，彌補(bǔ)彼此不足，實(shí)現(xiàn)脈沖的高分辨率精度延遲。
　　 本文數(shù)字電路部分基于Actel公司Flash架構(gòu)的FPGA，設(shè)計(jì)的數(shù)字延遲系統(tǒng)最高分辯率精度可達(dá)10

3、ns，并能夠通過上位機(jī)隨時改變其延遲時間。在數(shù)字延遲部分本文討論了FPGA的芯片結(jié)構(gòu)與開發(fā)流程，數(shù)字設(shè)計(jì)思想，VerilogHDL實(shí)現(xiàn)所需邏輯要求和數(shù)字電路的驗(yàn)證方法。
　　 在模擬延遲部分主要達(dá)到最終的5ps的分辨率精度，在此本文分析了大量的模擬電路設(shè)計(jì)模塊。主要介紹數(shù)字電路中的同步延遲在模擬電路中的補(bǔ)償，模擬電路實(shí)現(xiàn)5ps的具體電路，輸出脈沖偏移和幅值可調(diào)等相關(guān)問題的硬件電路解決辦法，并且分享了在實(shí)際PCB布板時的一些經(jīng)驗(yàn)。