嵌入式環(huán)境下浮點(diǎn)矩陣乘法的FPGA加速關(guān)鍵技術(shù)研究.pdf

1、浮點(diǎn)矩陣乘法是數(shù)字信號(hào)處理的基礎(chǔ)算法，在通信、網(wǎng)絡(luò)、工控、醫(yī)療等領(lǐng)域有著廣泛的應(yīng)用。隨著嵌入式系統(tǒng)在這些領(lǐng)域的深入應(yīng)用，浮點(diǎn)矩陣乘法由于其計(jì)算復(fù)雜度高、處理效率低，通常成為提升嵌入式系統(tǒng)在這領(lǐng)域計(jì)算速度的瓶頸?，F(xiàn)場可編程邏輯陣列(Field Programmable Gate Array，F(xiàn)PGA)協(xié)處理器因其速度快、可編程、使用靈活等特點(diǎn)，而成為提升嵌入式系統(tǒng)的計(jì)算速度的一種有效方式，受到了國內(nèi)外研究者的廣泛關(guān)注。因此，研究嵌入式環(huán)境

2、下的浮點(diǎn)矩陣乘法FPGA加速有著非常重要的意義。
　　 本文針對三維熒光數(shù)學(xué)分離算法中浮點(diǎn)矩陣乘法的計(jì)算問題，在分析浮點(diǎn)矩陣乘法算法與FPGA硬件結(jié)構(gòu)的基礎(chǔ)上，研究了一種基于并行結(jié)構(gòu)的流水線浮點(diǎn)矩陣乘法器以及異構(gòu)多處理器下的通信機(jī)制，以提高嵌入式環(huán)境下浮點(diǎn)矩陣乘法的FPGA計(jì)算性能，具體工作如下:
　　 針對矩陣乘法的核心計(jì)算單元乘法累加器，分析每個(gè)時(shí)鐘周期中乘法累加的計(jì)算過程，在浮點(diǎn)乘法器和加法器知識(shí)產(chǎn)權(quán)核的基礎(chǔ)上，提

3、出了一種流水線浮點(diǎn)乘法累加器結(jié)構(gòu)。該結(jié)構(gòu)中數(shù)據(jù)在經(jīng)過流水線乘法器和加法器之后，只需計(jì)算加法器的最后N級(jí)流水線結(jié)果之和即可得到所計(jì)算的累加和。此外，該結(jié)構(gòu)使用靈活、適用性好，可根據(jù)實(shí)際需求調(diào)整流水線的級(jí)數(shù)以適應(yīng)不同應(yīng)用的性能需求。
　　 在上述乘法累加器的基礎(chǔ)上，本文研究設(shè)計(jì)了一種并行架構(gòu)下的浮點(diǎn)矩陣乘法器，降低了計(jì)算復(fù)雜度，提升了計(jì)算速度。該矩陣乘法器可以配置兩個(gè)相乘矩陣的行列參數(shù)，并且可以根據(jù)實(shí)際的FPGA資源情況設(shè)置處理單元

4、的數(shù)目，而相鄰的處理單元之間沒有數(shù)據(jù)的交互，具有良好的擴(kuò)展性。
　　 針對浮點(diǎn)矩陣乘法的FPGA協(xié)處理器與嵌入式CPU的通信問題，本文設(shè)計(jì)了基于串口UART和PCI-E總線的兩種通信結(jié)構(gòu)。在PCI-E的通信結(jié)構(gòu)中，將基于片上可編程系統(tǒng)結(jié)構(gòu)的FPGA端設(shè)計(jì)與嵌入式上位機(jī)的驅(qū)動(dòng)程序相結(jié)合，實(shí)現(xiàn)軟硬件系統(tǒng)的協(xié)同工作。
　　 本文基于Verilog硬件描述語言實(shí)現(xiàn)了浮點(diǎn)乘法累加器和矩陣乘法，并從仿真、綜合等方面對其性能進(jìn)行了分析