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文檔簡介
1、隨著數(shù)字化變電站的發(fā)展,數(shù)字化變電站各級設(shè)備對同步時鐘精度和穩(wěn)定性要求越來越高。其中,合并單元作為數(shù)字化變電站間隔層、站控層設(shè)備的數(shù)據(jù)來源,準(zhǔn)確的同步數(shù)據(jù)顯得更為重要。傳統(tǒng)的合并單元通過傳遞秒脈沖保證采樣同步,難以滿足數(shù)字化變電站的需要的精度。為了解決這一問題,根據(jù) IEEE1588網(wǎng)絡(luò)對時協(xié)議,設(shè)計一種適用于合并單元的時鐘同步模塊。
在設(shè)計時鐘同步時,考慮在合并單元的主控制器下進(jìn)行。選用功耗低、容量大、性能高的FPGA芯片A
2、ltera公司的EP3C25Q240C8作為時鐘同步模塊的主控制器,避免了不同控制器下時鐘同步模塊與合并單元的信號的傳輸誤差。選用在物理層打硬件時間戳的NI公司的DP83640作為以太網(wǎng)控制器,反映IEEE1588協(xié)議中定義的時鐘模型,記錄物理層的準(zhǔn)確的時間信息,因而減少了傳輸過程中的誤差。設(shè)計完成相關(guān)的電源、網(wǎng)口等輔助模塊,并給出PCB板設(shè)計。
在QuartusⅡ10.1實驗平臺上,基于Verilog硬件描述語言進(jìn)行相關(guān)軟件
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