回路預優(yōu)化時鐘偏差規(guī)劃算法的研究與實現(xiàn).pdf

1、隨著移動互聯(lián)網(wǎng)的高速發(fā)展，大型游戲、3D地圖導航等應用對嵌入式處理器性能提出了更高的要求，嵌入式處理器主頻是表征性能的重要指標。本文提出的回路預優(yōu)化時鐘偏差規(guī)劃算法對傳統(tǒng)時鐘偏差規(guī)劃算法提出改進，有效提高了嵌入式處理器的主頻。
　　作為一種被廣泛研究的主頻優(yōu)化方法，時鐘偏差規(guī)劃(CSS，ClockSkewScheduling)是提高主頻的常用方法。傳統(tǒng)CSS算法的優(yōu)化效果受限于兩個瓶頸:一、EDA布局算法優(yōu)化單條路徑延時，無法直接

2、優(yōu)化回路平均延時，而CSS的優(yōu)化效果取決于回路平均延時，因此EDA布局+CSS算法無法獲得最優(yōu)結果;二、傳統(tǒng)時鐘偏差規(guī)劃算法大幅增加了全局時鐘偏差，惡化了片上偏差、串擾和保持時間違規(guī)，在先進工藝下降低了CSS算法的實際優(yōu)化效果。本文針對上述瓶頸提出了回路預優(yōu)化時鐘偏差規(guī)劃算法，主要內容如下:
　　1.潛力預估時鐘偏差規(guī)劃算法。本算法對傳統(tǒng)CSS算法提出改進，降低了時鐘偏差規(guī)劃后的全局時鐘偏差，進而降低片上偏差、串擾等對主頻優(yōu)化效果

3、的影響。本算法在傳統(tǒng)CSS算法基礎上增加了路徑優(yōu)化潛力估計，包括如下三步驟:建立潛力預估函數(shù)、關鍵路徑重排布和回路分解算法。潛力預估函數(shù)提供關鍵路徑物理信息和優(yōu)化潛力間的保守對應關系;關鍵路徑重排布保證被預估潛力的物理可實現(xiàn)性;回路分解算法通過預估優(yōu)化潛力分解偽關鍵回路。在ISCAS'89測試電路和部分商用IP上的實驗結果證明，相比傳統(tǒng)CSS算法，本文算法引入的全局時鐘偏差降低約40％～50％，在65nm工藝下主頻提高2～4％。

4、　　2.回路裕量優(yōu)化布局算法。本算法降低電路中關鍵回路的平均延時(MaxMean-delayofCycles，MMC)，為提高CSS算法優(yōu)化效果奠定基礎。算法包括待優(yōu)化關鍵路徑搜索和關鍵路徑優(yōu)化布局兩部分。前者借鑒Extensive-Balance-MMC算法，提取潛在關鍵回路路徑作為待優(yōu)化關鍵路徑;后者采用結構式布局實現(xiàn)物理優(yōu)化，降低關鍵路徑線上延時，從而優(yōu)化關鍵回路的平均裕量。本算法在ISCAS'89測試電路中降低MMC0～5.2％

5、，在ARM1136JF-S和UNITY-2上分別降低MMC15.73％和11.38％。實驗結果證明，本算法對大規(guī)模電路具有更好的優(yōu)化效果。
　　3.SRAM相關關鍵路徑延時優(yōu)化技術。本技術針對時序受SRAM限制的電路，降低SRAM相關關鍵路徑的延時，進而降低關鍵回路的平均延時，提高CSS算法的優(yōu)化效果。本技術包括高性能SRAM設計和SRAM相關路徑結構式布局。前者通過優(yōu)化譯碼電路和位單元優(yōu)化了SRAM的性能，后者通過結構式布局優(yōu)化

6、SRAM相關路徑線上延時。實驗結果證明，在回路裕量優(yōu)化布局算法的基礎上，將本優(yōu)化技術應用于ARM1136JF-S和UNITY-2，可分別降低回路平均延時21.35％和16.17％。
　　本文在TSMC65nmLP工藝平臺上優(yōu)化實現(xiàn)了ARM1136JF-S和UNITY-2兩款嵌入式處理器。靜態(tài)時序分析結果表明:采用了回路預優(yōu)化時鐘偏差規(guī)劃算法，ARM1136JF-S的WorstCase簽核頻率從498MHz提高到709MHz，UNI