基于FPGA的UHF RFID閱讀器基帶接收電路研究.pdf

1、物聯(lián)網(wǎng)技術(shù)發(fā)展迅速，正逐步應(yīng)用在各個(gè)領(lǐng)域中，而作為物聯(lián)網(wǎng)核心技術(shù)之一的UHF RFID（超高頻射頻識別技術(shù)）正在迅速發(fā)展，成本更低、性能更優(yōu)越、集成度更高是其發(fā)展的必然趨勢。本文通過對國內(nèi)外UHF RFID閱讀器接收體系結(jié)構(gòu)算法及相干技術(shù)實(shí)現(xiàn)的研究，完成了基于FPGA的UHF RFID閱讀器基帶接收電路的研究。
　　本文的主要工作有：依據(jù)EPC C1G2協(xié)議，選取符合協(xié)議的閱讀器的編解碼方法、根據(jù)協(xié)議中鏈路數(shù)據(jù)速率，對閱讀器基帶接

2、收電路進(jìn)行了研究與設(shè)計(jì)，其中包括接收鏈路的控制模塊、時(shí)鐘分頻模塊、波形微矯正模塊、處理器模塊的設(shè)計(jì)，其中處理器模塊又包括：FM0解碼單元、數(shù)據(jù)幀處理單元、CRC-16校驗(yàn)單元等，并且使用Xilinx公司的仿真軟件ISE14.3進(jìn)行仿真驗(yàn)證，仿真結(jié)果表明數(shù)字基帶接收電路功能正確。
　　本文的研究主要成果如下：
　　1、經(jīng)過編碼的信號，其理想占空比應(yīng)為50％，但是在實(shí)際電路中，標(biāo)簽發(fā)送的信號在傳輸時(shí)，由于各種干擾及衰減，占空比會

3、發(fā)生偏差，本文在閱讀器接收電路中設(shè)計(jì)實(shí)現(xiàn)了占空比矯正單元，還原出接近理想情況的數(shù)據(jù)信號。
　　2、基于 FPGA不同的工作速率，對 FM0解碼電路進(jìn)行設(shè)計(jì)，F(xiàn)M0碼速率覆蓋 EPC C1G2協(xié)議，可取40kbps、80kbps、160kbps、320kbps、640kbps幾種典型值，能對接收的有偏差速率的數(shù)據(jù)進(jìn)行正確的解碼。
　　3、在深刻剖析 CRC串行算法和并行算法后，推導(dǎo)出 CRC串并結(jié)合的算法，CRC串并結(jié)合算法相