時鐘占空比較準(zhǔn)理論及電路實現(xiàn)的研究.pdf

1、時鐘占空比校準(zhǔn)電路(Duty Cycle Corrector,DCC)用于在系統(tǒng)中產(chǎn)生一個占空比為50％的時鐘,具有非常重要的實際應(yīng)用及理論研究價值。論文概述了傳統(tǒng)占空比校準(zhǔn)技術(shù),并在此基礎(chǔ)上研究并設(shè)計了模擬和數(shù)字兩個高速DCC電路。
　　 模擬高速DCC電路:首先建立了閉環(huán)結(jié)構(gòu)DCC中校準(zhǔn)環(huán)路的系統(tǒng)級模型,重點(diǎn)分析了環(huán)路傳輸特性與DCC整體性能的關(guān)系,從理論上推導(dǎo)了環(huán)路建立速度、精度及穩(wěn)定性等各項指標(biāo)與實際電路設(shè)計參數(shù)的關(guān)系。

2、模擬高速DCC電路使用差分結(jié)構(gòu)的電路形式以提高電路工作速度,提出了一種帶有前置低通濾波的連續(xù)時間積分器結(jié)構(gòu)的檢測級,采用源耦合邏輯設(shè)計了時鐘緩沖器,并對緩沖器鏈的功耗進(jìn)行了優(yōu)化設(shè)計。基于Chartered0.18μm CMOS工藝設(shè)計了電路和版圖,后仿真結(jié)果表明:電路可校準(zhǔn)頻率范圍為500MHz～4GHz,可校準(zhǔn)輸入占空比范圍為30％～70％,校準(zhǔn)誤差小于±0.5％,建立時間小于1μs,其性能指標(biāo)達(dá)到了設(shè)計要求。
　　 數(shù)字高速

3、DCC電路:采用半周期延遲線及鎖存器合成時鐘的方法實現(xiàn)50％的輸出占空比。設(shè)計了一種用于半周期延遲線的新型的基于預(yù)充電邏輯的基本延遲單元結(jié)構(gòu)；同時,設(shè)計了一種應(yīng)用于合成級的優(yōu)化的鎖存器結(jié)構(gòu),以減小S→Q和R→Q兩條路徑的失配。基于Chartered0.18μm CMOS工藝設(shè)計了電路、版圖并進(jìn)行了流片,測試結(jié)果表明:電路可校準(zhǔn)頻率范圍為400MHz～2GHZ,可校準(zhǔn)輸入占空比范圍為20％～80％,校準(zhǔn)誤差小于±3.5％,其性能指標(biāo)達(dá)到了