高速低抖動CMOS時鐘穩(wěn)定電路設(shè)計研究.pdf

1、在通信技術(shù)與半導(dǎo)體產(chǎn)業(yè)迅猛發(fā)展的今天，模數(shù)/數(shù)模轉(zhuǎn)換器的應(yīng)用越發(fā)廣泛，對其性能的要求越發(fā)苛刻，因此針對該領(lǐng)域的研究也越發(fā)深入。其中，采樣時鐘系統(tǒng)的性能嚴重影響著整體模數(shù)/數(shù)模轉(zhuǎn)換器的功能與性能指標，而業(yè)內(nèi)大多數(shù)為模數(shù)/數(shù)模轉(zhuǎn)換器提供穩(wěn)定時鐘信號的相關(guān)電路都是基于鎖相環(huán)與延遲鎖相環(huán)設(shè)計研制的。在這樣的背景下，本文首先對鎖相環(huán)與延遲鎖相環(huán)基本工作原理進行分析比較，接著根據(jù)相位噪聲與時鐘抖動的定義與成因分析了時鐘抖動對整個模數(shù)轉(zhuǎn)換器系統(tǒng)的影響

2、。在這基礎(chǔ)上，本文提出了一種應(yīng)用于高速高精度流水線模數(shù)轉(zhuǎn)換器（PipelineA/D Converter）的低抖動CMOS時鐘穩(wěn)定電路。
　　本文首先根據(jù)電路應(yīng)用的頻率范圍，穩(wěn)定性需求以及功耗要求，決定采用延遲鎖相環(huán)原理進行設(shè)計。其次，本文提出的時鐘穩(wěn)定電路不同于以往延遲鎖相環(huán)結(jié)構(gòu)，主要是通過設(shè)計邊沿檢測電路對不斷調(diào)制中的反饋信號進行邊沿檢測，輸出所需的時鐘邊沿，從而使輸出信號頻率跟隨輸入信號，反饋回來的時鐘輸出方波信號作用于電荷

3、泵電流源與電流沉，進而對環(huán)路濾波器中電容的充放電大小進行控制，造成該電容上積累電荷的變化，形成對后級壓控延遲電路延遲時間的控制，對延遲時間的不斷調(diào)制會直接反映在輸出信號占空比的調(diào)整上，最終形成上述的反饋環(huán)路。
　　通過與雙邊沿調(diào)制方式進行比較，本文提出的單邊沿調(diào)制方式，能夠顯著降低由時鐘穩(wěn)定電路自身所引入的時鐘抖動，既節(jié)省了整體電路版圖的面積也降低了電路的復(fù)雜度，并針對影響時鐘穩(wěn)定電路多項關(guān)鍵性能的電荷泵環(huán)路進行優(yōu)化設(shè)計。由于存在

4、于電荷泵環(huán)路中例如充放電電流的電流匹配等問題，對于輸出占空比大小精度以及時鐘抖動性能有著重要的影響，本文設(shè)計使用結(jié)合式電荷泵結(jié)構(gòu)以及自偏置電流鏡達到有效降低電荷共享效應(yīng)影響的目的，并在一定程度上降低了電流失配。基于D觸發(fā)器結(jié)構(gòu)的啟動電路可以實現(xiàn)對輸出占空比最大值的初始化，能夠有效地提高環(huán)路鎖定時間。抖動退化放大器的設(shè)計也在一定程度上改善了時鐘抖動性能。通過對壓控延遲單元的合理設(shè)計，使整體時鐘穩(wěn)定電路精準地實現(xiàn)目標占空比而無需引入任何參考

5、信號或設(shè)計任何額外的基準電壓，這不僅將從根本上降低了電路的設(shè)計難度、復(fù)雜度以及總功耗，同時良好地抑制了由工藝、溫度漂移及電源電壓不穩(wěn)定造成的一系列非理想因素對占空比精度以及時鐘抖動的影響。應(yīng)用帶密勒補償?shù)亩A低通濾波器，可以在減少版圖面積的同時，能夠較好地降低紋波電壓的波動，保證整個時鐘穩(wěn)定電路的穩(wěn)定性與環(huán)路鎖定速度之間的折衷。
　　本文提出的高速低抖動CMOS時鐘穩(wěn)定電路基于SMIC65nm1.2V/2.5V CMOS混合信號工

6、藝進行設(shè)計與仿真，對電路涉及的每個具體模塊進行仿真與驗證，并對仿真結(jié)果進行了分析。系統(tǒng)整體仿真結(jié)果顯示：當輸入信號頻率低于500MHz時，電路輸入占空比范圍在10％~90%內(nèi)可輸出精確的50%占空比，其調(diào)制精度在±0.2%范圍之內(nèi)，鎖定時間在200ns內(nèi)。通過Matlab數(shù)據(jù)處理，輸入頻率在200MHz時，可以得到輸出信號峰峰值抖動為1.447ps，RMS抖動值為186.6fs；輸入頻率在500MHz時，可以得到輸出信號峰峰值抖動為1.