高速數(shù)字調(diào)制解調(diào)器的設(shè)計與實現(xiàn).pdf_第1頁
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文檔簡介

1、隨著現(xiàn)代科學(xué)技術(shù)的迅速發(fā)展，人們對圖像、大容量數(shù)據(jù)、多媒體等信息的傳輸速率要求越來越高，因此研究高速數(shù)據(jù)傳輸技術(shù)成為迫切需求。高速數(shù)字調(diào)制解調(diào)通常是指傳輸速率≥10Mbps的傳輸技術(shù)，它能滿足各種通信領(lǐng)域?qū)π盘柼幚淼男枨螅瑢τ趯崿F(xiàn)雷達信號、高清圖像等數(shù)掘的實時處理和傳輸有著重要的意義。
　　 本課題主要研究高速數(shù)字調(diào)制解調(diào)器的軟硬件設(shè)計與實現(xiàn)。文中首先分析了各種調(diào)制技術(shù)，重點研究了QDPSK調(diào)制的工作原理。在此基礎(chǔ)上，深入研究Q

2、DPSK調(diào)制器，對數(shù)據(jù)加擾模塊、卷積編碼模塊、差分編碼模塊、碼元映射模塊和內(nèi)插成形濾波模塊進行FPGA編程設(shè)計。文中給出了仿真波形、硬件驗證波形和QDPSK中頻調(diào)制信號頻譜，結(jié)果表明了QDPSK調(diào)制器軟件設(shè)計的正確性。
　　 當(dāng)輸入數(shù)據(jù)速率為80Mbps時，在FPGA內(nèi)處理得到QDPSK調(diào)制基帶IQ信號，經(jīng)正交調(diào)制后，送入解調(diào)器板，解調(diào)輸出正確；當(dāng)輸入數(shù)據(jù)速率為8Mbps時，將FPGA輸出的基帶信號調(diào)制到中頻，再輸入解調(diào)器，當(dāng)解

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