基于雙PLB總線DDR2存儲控制器的設(shè)計與驗證.pdf

1、隨著電子技術(shù)的快速發(fā)展，電子產(chǎn)業(yè)各領(lǐng)域?qū)Υ鎯ζ鞯男枨笤絹碓酱?，對存儲器性能的要求也越來越高。DDR2存儲控制器憑借其高效的傳輸速率、低功耗、可靠和安全等優(yōu)勢成為最佳選擇，廣泛應(yīng)用于通用計算機和高端嵌入式系統(tǒng)中。DDR2存儲控制器是實現(xiàn)了DDR2內(nèi)存訪問的控制接口，具有復雜的時序和結(jié)構(gòu)。通過對DDR2存儲技術(shù)和CoreConnect總線的規(guī)范和相關(guān)技術(shù)的學習和研究，為了提高存儲器的性能，增加存儲的帶寬利用，本文提出了一種基于雙 PLB總線

2、的DDR2存儲控制器的設(shè)計。設(shè)計的DDR2存儲控制器兼容國際標準，功能全面。其較高的設(shè)計難度，為提升自主內(nèi)存設(shè)計提供了一定的積累經(jīng)驗。
　　本研究主要工作集中在DDR2存儲控制器及雙PLB總線接口等關(guān)鍵模塊的設(shè)計、功能驗證平臺的搭建及驗證的實施、驗證覆蓋率的驗證等幾個方面。本文首先使用硬件描述語言Verilog，遵循先進的自頂向下的設(shè)計思想實現(xiàn)對 DDR2存儲控制器的設(shè)計，實現(xiàn)了數(shù)據(jù)的高速率正確傳輸，高達333MHz，帶寬最高達到

3、5.32GB/sec。然后通過對CoreConnect總線的研究，采用PLB總線設(shè)計了雙PLB總線接口，將帶寬的利用率高到83％，可根據(jù)具體應(yīng)用配置成單PLB接口，提高了應(yīng)用的靈活性。接著通過對功能驗證原理和驗證平臺結(jié)構(gòu)的學習和研究，搭建了DDR2存儲控制器的仿真驗證平臺，設(shè)計編寫了平臺中的總線功能模型組件和各功能驗證測試項，完成了基于總線功能模型的DDR2存儲控制器的仿真驗證。最后，對設(shè)計的功能驗證進行覆蓋率驗證，覆蓋率達到90％以上