基于FPGA的單比特神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)技術(shù)研究.pdf

1、近年來(lái),隨著集成電路技術(shù)的快速發(fā)展,人工神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)技術(shù)重新吸引了人們注意力,然而基于傳統(tǒng)多比特?cái)?shù)字信號(hào)處理單元構(gòu)建的神經(jīng)網(wǎng)絡(luò)由于互連線過(guò)多,系統(tǒng)結(jié)構(gòu)仍然過(guò)于復(fù)雜,成為人工神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)技術(shù)的瓶頸。而基于ΣΔ調(diào)制器的單比特信號(hào)處理方法由于其單比特特性,電路實(shí)現(xiàn)時(shí)連接方便,結(jié)構(gòu)簡(jiǎn)單,在人工神經(jīng)網(wǎng)絡(luò)實(shí)現(xiàn)技術(shù)中具有顯著的優(yōu)勢(shì)。 本文首先介紹了ΣΔ調(diào)制器產(chǎn)生單比特?cái)?shù)據(jù)流的原理,研究了數(shù)字ΣΔ調(diào)制器的實(shí)現(xiàn),并對(duì)其進(jìn)行了仔細(xì)詳盡的分析。接著本

2、文對(duì)單比特運(yùn)算單元進(jìn)行了研究。單比特運(yùn)算有著與多比特截然不同的特點(diǎn),本文總結(jié)和設(shè)計(jì)了基于ΣΔ調(diào)制器的兩種單比特加法器和三種單比特的乘法器的具體結(jié)構(gòu),同時(shí)也設(shè)計(jì)和總結(jié)了兩種非線性運(yùn)算單元,通過(guò)仿真研究了每一種運(yùn)算單元效果,并對(duì)它們作了比較。然后,本文設(shè)計(jì)了一種基于數(shù)字ΣΔ調(diào)制器以及單比特運(yùn)算單元的神經(jīng)元,通過(guò)計(jì)算機(jī)模擬進(jìn)行了仿真。結(jié)果表明,利用單比特運(yùn)算單元來(lái)設(shè)計(jì)單比特神經(jīng)元組成單比特神經(jīng)網(wǎng)絡(luò)是一種可行并且有效的方式。最后本文研究了這些單