DOE在工藝優(yōu)化和電路優(yōu)化設(shè)計(jì)中的應(yīng)用研究.pdf

1、本文利用DOE（試驗(yàn)設(shè)計(jì)）技術(shù)對(duì)厚膜電阻工藝中的絲網(wǎng)印刷工序進(jìn)行了統(tǒng)計(jì)表征與優(yōu)化。在電路優(yōu)化方面，以射頻放大電路為對(duì)象，基于試驗(yàn)設(shè)計(jì)技術(shù)對(duì)該電路進(jìn)行優(yōu)化，并與基于PSPICE優(yōu)化模塊的優(yōu)化結(jié)果進(jìn)行對(duì)比與分析。同時(shí)，對(duì)仿真試驗(yàn)過(guò)程中存在的某些問(wèn)題進(jìn)行了分析與解決。本文的主要工作有以下幾方面： 針對(duì)厚膜電阻工藝中的絲網(wǎng)印刷工序，利用響應(yīng)曲面設(shè)計(jì)，通過(guò)試驗(yàn)數(shù)據(jù)建立了表征該工藝設(shè)備的統(tǒng)計(jì)模型。并基于該模型進(jìn)行工藝設(shè)備優(yōu)化，找到最優(yōu)的工藝

2、因素組合，使電阻厚度滿足目標(biāo)范圍的條件下，電阻厚度的離散程度達(dá)到最小，從而減小厚膜電阻產(chǎn)品的阻值的離散性； 針對(duì)目前許多EDA軟件（如PSPICE）優(yōu)化模塊難以找到最優(yōu)解、優(yōu)化過(guò)程時(shí)間過(guò)長(zhǎng)等局限性，本文將DOE技術(shù)與EDA軟件電路仿真結(jié)合起來(lái)，以射頻放大電路為對(duì)象，基于仿真試驗(yàn)建立元模型。并基于元模型對(duì)電路的性能指標(biāo)進(jìn)行優(yōu)化。優(yōu)化結(jié)果表明，基于DOE技術(shù)的優(yōu)化結(jié)果遠(yuǎn)優(yōu)于基于PSPICE優(yōu)化模型的優(yōu)化結(jié)果。 在目前的電路仿