分段式電流舵D-A轉(zhuǎn)換器的研究與設(shè)計(jì).pdf

1、近年來,隨著集成電路工藝的進(jìn)步以及集成電路技術(shù)在通訊應(yīng)用領(lǐng)域的不斷發(fā)展,微處理器和無線通訊設(shè)備的工作頻率都越來越高,這就對(duì)數(shù)模信號(hào)的傳輸與轉(zhuǎn)換提出了更高的要求,高速度、高精度數(shù)模轉(zhuǎn)換器的設(shè)計(jì)也因而變得更具挑戰(zhàn)性.針對(duì)這方面的需求,本論文研究并設(shè)計(jì)了一款高速度、高精度的數(shù)模轉(zhuǎn)換器. 首先,論文在理論分析和電路設(shè)計(jì)的基礎(chǔ)上,重點(diǎn)研究了數(shù)模轉(zhuǎn)換器DAC和帶隙基準(zhǔn)電路兩部分關(guān)鍵內(nèi)容.通過比較不同結(jié)構(gòu)DAC的優(yōu)缺點(diǎn),結(jié)合設(shè)計(jì)指標(biāo)要求,確定

2、分段式電流舵結(jié)構(gòu).在綜合考慮芯片的面積、電路的復(fù)雜程度、性能指標(biāo)的優(yōu)劣等各方面因素之后,使用5+4+5的分段結(jié)構(gòu)可以實(shí)現(xiàn)單位電流源與二進(jìn)制加權(quán)電流源的最優(yōu)化組合.此外,本文從電路結(jié)構(gòu)和版圖兩方面對(duì)影響DAC主要性能的各個(gè)關(guān)鍵因素進(jìn)行了深入研究與討論. 其次,論文對(duì)DAC的前仿真、版圖設(shè)計(jì)、物理驗(yàn)證(DRC/LVS)以及后仿真等方面進(jìn)行了討論.在Cadence ADE環(huán)境下采用SMIC 0.35μm CMOS工藝庫完成了芯片的仿真