基于IPSec協(xié)議的安全網(wǎng)卡的設(shè)計與實現(xiàn).pdf

1、本文深入地分析了IPSec協(xié)議架構(gòu),并在此基礎(chǔ)上研究了IPSec中兩個通信安全協(xié)議封裝安全載荷、驗證頭的封裝格式.通過對IP安全協(xié)議進行的研究,本文提出了安全網(wǎng)卡的總體設(shè)計方案,以及NIC和密碼算法等功能模塊的實現(xiàn)方式.然后,對以太網(wǎng)絡(luò)接口控制器的結(jié)構(gòu)和功能進行了研究,并提出了IPSec安全網(wǎng)卡的NIC硬件、軟件綜合解決方案,設(shè)計了NIC中的數(shù)據(jù)包緩沖器管理模型,最后編寫了針對NIC微端口的驅(qū)動程序.為了實現(xiàn)網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)臋C密性和完整性

2、,本文設(shè)計了集成IPSec協(xié)議當前最先進的密碼算法——AES(高級數(shù)據(jù)加密標準)的硬件解決方案.本文通過FPGA(現(xiàn)場可編程門陣列)和HDL(硬件描述語言)實現(xiàn)了基于硬件方式的設(shè)計,并且進行了芯片的時序仿真和電路測試.試驗結(jié)果表明,集成了AES密碼算法的專用芯片對上層應(yīng)用程序是完全透明的.它的加密、解密處理速度已達到600Mbps,而目前在國內(nèi)的科技期刊上,在該類型的AES算法的FPGA上數(shù)據(jù)吞吐量一般在200~350Mbps之間.