多核處理器Cache一致性研究與設(shè)計.pdf

1、多核處理器將一個以上的計算內(nèi)核集成在一個處理器中，通過多個核心的并行計算技術(shù)，增強(qiáng)處理器計算性能。單片多處理器結(jié)構(gòu)（CMP-ChipMultiprocessor）又是該領(lǐng)域中備受關(guān)注的問題。本文簡要論述了CMP的多級Cache存儲結(jié)構(gòu)，多級結(jié)構(gòu)引起了Cache一致性問題，一致性協(xié)議的選取對CMP系統(tǒng)的性能有重要影響。使用何種Cache一致性模型以及它的設(shè)計方案是本文重點研究的內(nèi)容。
　　 本文首先介紹了課題的背景及意義、CMP現(xiàn)

2、狀和Cache一致性協(xié)議現(xiàn)狀，簡要介紹了CMP的結(jié)構(gòu)、優(yōu)勢和設(shè)計的關(guān)鍵問題，同時深入研究了Cache技術(shù)，包括Cache基本結(jié)構(gòu)、工作原理、技術(shù)分析、替換策略、寫策略等?，F(xiàn)有的兩種Cache一致性協(xié)議--MESI協(xié)議和Dragon協(xié)議，本文分析了兩種方案的優(yōu)缺點：MESI協(xié)議因其在不同處理器的私有Cache之間傳送數(shù)據(jù)，而導(dǎo)致存取時間的增加；Dragon協(xié)議更新本地處理器私有Cache中的副本時，同時更新含有該副本的其他Cache，增加

3、存取時間的同時占用了大量的總線帶寬。在此基礎(chǔ)上本文提出了一種含有SC-Cache（Shared Coherence Cache）的基于寫無效和寫回策略的總線監(jiān)聽CSC（Coherence with SC-Cache）協(xié)議。與傳統(tǒng)的總線監(jiān)聽協(xié)議不同的是，包含共享副本的Cache塊只存在于SC-Cache中，各個處理器訪問SC-Cache對共享塊進(jìn)行讀寫操作。
　　 最后，本文論述了設(shè)計驗證的流程和實驗用到的工具，給出了實驗驗證結(jié)果