基于初始驗證的自動流水線生成.pdf

1、隨著大規(guī)模集成電路事業(yè)的飛速發(fā)展，在單一LSI芯片上集成完整的系統(tǒng)已經(jīng)成為可能。而作為其中重要組成部分的驗證，尤其是對于大規(guī)模系統(tǒng)的驗證過程往往要消耗大量的時間，甚至占據(jù)了整個設計時間的百分之六十以上。為了減少驗證過程，利用FPGA驗證是一種較為可行且普遍的功能性測試模式，但這種方法也存在其相應的弊端，就是在驗證大規(guī)模系統(tǒng)的時候由于結(jié)構的限制往往需要較長的時間來完成。
　　 本文探討了一種全新的電路驗證加速方法，即自動生成流水線

2、結(jié)構。在這種方法中，輸入端是FPGA的生成結(jié)果，且通過在電路中增添邏輯單元來將電路分割成流水線的結(jié)構，從而達到增加處理速度、改進處理結(jié)果的目的。在這里我們必須注意的是這種建立流水線結(jié)構的方法將把系統(tǒng)中的某個需要改進的組合電路分割成兩個甚至多個部分從而達到降低延遲以及增大速度的結(jié)果，但相應的電路的最高頻率也會增加。通過用這種流水線結(jié)構，電路的數(shù)據(jù)處理量被大幅度的提高了。另外，為了減少流水線結(jié)構所帶來的附加資源損耗，本文還提出了一種基于基礎