片上高速緩存及存儲管理的IP建模.pdf

1、隨著集成電路設計技術的不斷發(fā)展，集成電路工藝水平的不斷提高以及消費類電子市場的強烈需求，高性能的系統(tǒng)芯片(SoC)應運而生。而片上微處理器和片外存儲器之間的速度差異越來越大，日趨成為制約SoC芯片性能的一個瓶頸。解決這個問題的有效方法就是在微處理器和和主存之間加入一個容量小但速度快的高速緩存(Cache)。東南大學國家專用集成電路系統(tǒng)工程技術研究中心采用全定制的方式，自主研發(fā)設計了高速緩存(Cache)、存儲管理單元(MMU)和寫緩沖電

2、路。 投入巨大精力設計的Cache/MMU電路以IP硬核提供給其他用戶，必須建立完善的EDA模型。本文的主要內(nèi)容分為兩個方面：一是研究時序建模方案，使用SPICE網(wǎng)表進行動態(tài)仿真，為全定制設計的Cache/MMU電路建立時序模型，為綜合和靜態(tài)時序分析提供時序信息。另一方面，深入研究Cache、MMU和寫緩沖的結(jié)構，結(jié)合全定制設計的電路，為Cache/MMU和寫緩沖建立行為級描述的功能模型。使用功能模型進行仿真，可以大大提供仿真速

3、度，進行更全面的仿真驗證。同時，功能模型的建立還為進一步探索和改進Cache的結(jié)構，以更好的發(fā)揮處理器的性能提供了可能性。 根據(jù)論文提供時序模型，將Cache/MMLJ整合到系統(tǒng)芯片Garfield中，采用0.18μg工藝到SMIC流片。經(jīng)過測試，可以正確實現(xiàn)各種功能，Cache和MMU均可正常工作。以計算圓周率π的測試程序測試芯片的最高工作頻率，程序放在SDRAM中運行時，CPU的工作頻率最高可以為98MHz；而放在片上eSR