片上高速緩存及存儲管理的IP建模.pdf

1、隨著集成電路設(shè)計(jì)技術(shù)的不斷發(fā)展，集成電路工藝水平的不斷提高以及消費(fèi)類電子市場的強(qiáng)烈需求，高性能的系統(tǒng)芯片(SoC)應(yīng)運(yùn)而生。而片上微處理器和片外存儲器之間的速度差異越來越大，日趨成為制約SoC芯片性能的一個(gè)瓶頸。解決這個(gè)問題的有效方法就是在微處理器和和主存之間加入一個(gè)容量小但速度快的高速緩存(Cache)。東南大學(xué)國家專用集成電路系統(tǒng)工程技術(shù)研究中心采用全定制的方式，自主研發(fā)設(shè)計(jì)了高速緩存(Cache)、存儲管理單元(MMU)和寫緩沖電

2、路。 投入巨大精力設(shè)計(jì)的Cache/MMU電路以IP硬核提供給其他用戶，必須建立完善的EDA模型。本文的主要內(nèi)容分為兩個(gè)方面：一是研究時(shí)序建模方案，使用SPICE網(wǎng)表進(jìn)行動(dòng)態(tài)仿真，為全定制設(shè)計(jì)的Cache/MMU電路建立時(shí)序模型，為綜合和靜態(tài)時(shí)序分析提供時(shí)序信息。另一方面，深入研究Cache、MMU和寫緩沖的結(jié)構(gòu)，結(jié)合全定制設(shè)計(jì)的電路，為Cache/MMU和寫緩沖建立行為級描述的功能模型。使用功能模型進(jìn)行仿真，可以大大提供仿真速

3、度，進(jìn)行更全面的仿真驗(yàn)證。同時(shí)，功能模型的建立還為進(jìn)一步探索和改進(jìn)Cache的結(jié)構(gòu)，以更好的發(fā)揮處理器的性能提供了可能性。 根據(jù)論文提供時(shí)序模型，將Cache/MMLJ整合到系統(tǒng)芯片Garfield中，采用0.18μg工藝到SMIC流片。經(jīng)過測試，可以正確實(shí)現(xiàn)各種功能，Cache和MMU均可正常工作。以計(jì)算圓周率π的測試程序測試芯片的最高工作頻率，程序放在SDRAM中運(yùn)行時(shí)，CPU的工作頻率最高可以為98MHz；而放在片上eSR