CPLD的內(nèi)核電源研究與設(shè)計(jì).pdf

1、從上世紀(jì)70年代發(fā)明可編程邏輯器件（PLD）以來(lái)，其就以非常塊的速度發(fā)展著。由于可通過(guò)不同的配置來(lái)更改PLD所實(shí)現(xiàn)的功能，這種全新的數(shù)字設(shè)計(jì)方式為芯片的實(shí)現(xiàn)帶來(lái)了極大的靈活性，大大的縮短了從設(shè)計(jì)到成品的時(shí)間周期，使得PLD從剛問(wèn)世就具有旺盛的生命力。現(xiàn)場(chǎng)可編程陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）是PLD的兩個(gè)典型代表也是最主要的器件。隨著工藝，設(shè)計(jì)手段和集成度的不斷提高，以及功耗和成本的不斷降低，可編程邏輯器件將會(huì)在通信、數(shù)

2、據(jù)處理、網(wǎng)絡(luò)、工業(yè)控制、軍事和航空航天眾多領(lǐng)域得到運(yùn)用。
　　電壓轉(zhuǎn)換電路廣泛運(yùn)用于給芯片提供穩(wěn)定的合乎要求的電壓。對(duì)于CPLD而言，其內(nèi)核電壓和外圍 I/O電路所需的電壓通常不相同。對(duì)內(nèi)核的數(shù)字電路采用較低的電源電壓可以降低系統(tǒng)功耗。論文中設(shè)計(jì)的電壓調(diào)整電路用來(lái)將外部電路板所提供的2.5V或是3.3V的電源電壓轉(zhuǎn)換為內(nèi)核邏輯所需要的1.8V數(shù)字電壓。
　　此電壓調(diào)整電路采用數(shù)字和模擬的方式共同控制輸出電壓，并使得輸出電壓的

3、紋波和驅(qū)動(dòng)能力達(dá)到系統(tǒng)要求。本文首先介紹電壓調(diào)整電路的整體結(jié)構(gòu)和工作原理，其次根據(jù)指標(biāo)要求設(shè)計(jì)各個(gè)單元模塊。著重講述其中基準(zhǔn)源，線性電壓調(diào)整器，比較器的分析與設(shè)計(jì)。
　　在完成原理分析和電路設(shè)計(jì)的基礎(chǔ)上，使用spectre對(duì)每個(gè)單元模塊和最終整體電路進(jìn)行仿真分析?？紤]到流片時(shí)的偏差，在仿真時(shí)加入工藝角分析，使得電路的指標(biāo)在每個(gè)工藝角條件下得到滿足，這對(duì)于流片成功是很有必要的。從整體仿真結(jié)果可以得出電壓調(diào)整電路工作在2.2V到3.6