基于電力網(wǎng)數(shù)據(jù)傳輸芯片的時鐘樹綜合技術(shù)研究.pdf

1、隨著半導(dǎo)體器件尺寸減小到深亞微米，高性能的時鐘樹設(shè)計成為ASIC芯片物理設(shè)計的重要環(huán)節(jié)和決定電路性能的關(guān)鍵因素。ASIC設(shè)計電路中，數(shù)據(jù)傳輸是由時鐘信號來進行同步控制的，時鐘頻率決定了數(shù)據(jù)處理和數(shù)據(jù)傳輸?shù)乃俣?，所以在同步?shù)字系統(tǒng)中時鐘信號的特性及其分配網(wǎng)絡(luò)更被人們所關(guān)注。芯片特征尺寸的縮小、設(shè)計復(fù)雜性的提高、時鐘速度的增快、電源電壓的降低、布線層數(shù)的增加等，使得深亞微米下的大規(guī)模集成電路的設(shè)計復(fù)雜度越來越高，由此引出一系列新的設(shè)計挑戰(zhàn)。

2、在芯片物理設(shè)計過程中，時鐘樹綜合對于保證數(shù)字集成電路的時序收斂是非常重要的。而在同步時序電路中，時鐘信號通常是整個芯片中扇出數(shù)最大、距離延遲最大，速度運行最高的信號。所以時鐘樹設(shè)計和綜合必須保證在最差的時序條件下，關(guān)鍵路徑上的時序能夠滿足系統(tǒng)的要求，否則就會造成系統(tǒng)時序不收斂，將錯誤的數(shù)據(jù)信號鎖存到寄存器中，導(dǎo)致芯片工作不正常，設(shè)計失敗。正確高效的時鐘網(wǎng)絡(luò)既可以避免在同步電路中出現(xiàn)競爭冒險及邏輯錯誤，又能夠提高芯片性能和降低芯片的功耗。

3、 本文基于電力網(wǎng)數(shù)據(jù)傳輸芯片的設(shè)計，主要研究在芯片的物理設(shè)計工程中設(shè)計實現(xiàn)時鐘樹技術(shù)，包括時鐘規(guī)劃和預(yù)備工作、時鐘樹綜合策略以及布線前后的時鐘樹優(yōu)化等。最后結(jié)合該項目給出時鐘樹設(shè)計的參考流程，分析其中的設(shè)計步驟，結(jié)合具體的時鐘結(jié)構(gòu)使時鐘網(wǎng)絡(luò)的時鐘偏差和插入延時滿足設(shè)計的要求。芯片中采用的配置文件、割裂時鐘網(wǎng)絡(luò)和不同工作模式的分析等方法使電力網(wǎng)數(shù)據(jù)傳輸芯片的時序迅速收斂，完全符合設(shè)計要求，并順利流片。其中配置文件和割裂時鐘網(wǎng)絡(luò)的方