EDA實(shí)驗(yàn)系統(tǒng)的開發(fā)與應(yīng)用.pdf

1、數(shù)字邏輯電路是重要的硬件基礎(chǔ)課程，也是一門與應(yīng)用密切相關(guān)的課程，其應(yīng)用理論與方法隨數(shù)字電路器件的發(fā)展而不斷變革，EDA實(shí)驗(yàn)系統(tǒng)課題研究的目的是為在系統(tǒng)可編程器件提供一個實(shí)驗(yàn)平臺，該實(shí)驗(yàn)系統(tǒng)適合數(shù)字電路初學(xué)者做驗(yàn)證性實(shí)驗(yàn)，也適合數(shù)字邏輯設(shè)計者，允許其充分發(fā)揮自主性，自行設(shè)計邏輯電路?？勺鳛楦咝?shù)字電路與邏輯設(shè)計課程的實(shí)驗(yàn)教學(xué)使用，在后繼實(shí)驗(yàn)中靈活應(yīng)用。也可作為教學(xué)工作者的研究工具。選擇EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的研究作為工程碩士的論文題目，能更好

2、的學(xué)習(xí)先進(jìn)的EDA技術(shù)。為適應(yīng)世界上多家PLD公司器件的應(yīng)用，該系統(tǒng)采用“主板+下載板”雙層結(jié)構(gòu)，通過更換不同型號下載板，可與其他的PLD公司的產(chǎn)品相適配，適應(yīng)了各院校不同的教學(xué)需求。 課題研究的內(nèi)容是開發(fā)基于FPGA/CPLD的EDA實(shí)驗(yàn)系統(tǒng)，以VHDL為硬件描述語言，以MAX+plusⅡ?yàn)檐浖_發(fā)工具，以Altera的FPGA為設(shè)計載體，采用自上而下的設(shè)計方法，以實(shí)驗(yàn)板提供的輸入、輸出、顯示以及電源等外圍電路，設(shè)計了數(shù)字電路

3、、EDA實(shí)訓(xùn)的實(shí)驗(yàn)程序以及驗(yàn)證程序?yàn)閿?shù)字電路初學(xué)者提供一個方便實(shí)用的實(shí)驗(yàn)平臺，做了一些大中規(guī)模實(shí)驗(yàn)的開發(fā)，為學(xué)生的邏輯設(shè)計拋磚引玉。 本EDA實(shí)驗(yàn)開發(fā)系統(tǒng)是以提高設(shè)計水平為目的的。所以研究的主要內(nèi)容是：以此實(shí)驗(yàn)系統(tǒng)實(shí)現(xiàn)數(shù)字電路和由數(shù)字電路來設(shè)計中、大規(guī)模的數(shù)字系統(tǒng)。所設(shè)計的實(shí)驗(yàn)內(nèi)容有：組合邏輯電路的設(shè)計，時序邏輯電路的設(shè)計，狀態(tài)機(jī)的設(shè)計，以及幾個中、大規(guī)模的數(shù)字系統(tǒng)。 論文以全加器和譯碼顯示器為例對文本輸入法和圖形輸入法