基于軟開(kāi)關(guān)技術(shù)的三相全數(shù)字SPWM信號(hào)生成系統(tǒng)的研究與設(shè)計(jì).pdf

1、面向電力電子領(lǐng)域的需要,我們課題組在前期階段設(shè)計(jì)了三相全數(shù)字SPWM信號(hào)生成系統(tǒng)芯片.由于軟開(kāi)關(guān)技術(shù)解決了電路中的開(kāi)關(guān)損耗問(wèn)題和開(kāi)關(guān)噪聲問(wèn)題,使開(kāi)關(guān)頻率可以大幅度提高,本文主要研究針對(duì)軟開(kāi)關(guān)技術(shù)SPWM逆變器的控制方法,及其RTL級(jí)code的實(shí)現(xiàn),FPGA驗(yàn)證和物理設(shè)計(jì)的實(shí)現(xiàn). 首先,論文通過(guò)分析目前集成電路發(fā)展現(xiàn)狀和軟開(kāi)關(guān)SPWM技術(shù)在電力電子領(lǐng)域的廣泛應(yīng)用,對(duì)軟開(kāi)關(guān)SPWM逆變器進(jìn)行了深入的理論分析,尤其是直流環(huán)節(jié)諧振型逆變

2、器(RDCLI),最后,通過(guò)確定主電路方案和諧振同步信號(hào)的提取方法得到了直流環(huán)節(jié)諧振型逆變器的控制方法,這是本次研究的理論基礎(chǔ). 其次,根據(jù)直流環(huán)節(jié)諧振型逆變器的控制方法,用VerilogHDL實(shí)現(xiàn)了直流環(huán)節(jié)諧振型逆變器控制部分的RTL設(shè)計(jì),并結(jié)合課題組前期階段完成的工作進(jìn)行了系統(tǒng)結(jié)構(gòu)設(shè)計(jì),使整個(gè)系統(tǒng)通過(guò)了功能仿真和FPGA驗(yàn)證. 再次,對(duì)整個(gè)系統(tǒng)進(jìn)行了針對(duì)ASIC的物理設(shè)計(jì),在Chartered0.3Sum Synop

3、sys綜合工藝庫(kù)的支持下,通過(guò)對(duì)時(shí)序的約束,使用Design Compiler(DC)軟件對(duì)系統(tǒng)進(jìn)行了邏輯綜合得到了門(mén)級(jí)網(wǎng)表.通過(guò)布局規(guī)劃、宏單元放置、電源線規(guī)劃、自動(dòng)放置標(biāo)準(zhǔn)單元、時(shí)鐘樹(shù)綜合、布線等流程,使用Synopsys Apollo軟件來(lái)進(jìn)行布局布線得到了版圖. 最后,通過(guò)對(duì)整個(gè)系統(tǒng)進(jìn)行布局布線后仿真,驗(yàn)證了版圖設(shè)計(jì)功能的正確性.在布局布線完成后,后仿真輸出信號(hào)相對(duì)于系統(tǒng)時(shí)鐘有效沿的延時(shí)為10.788ns,滿足了設(shè)計(jì)的時(shí)