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文檔簡介
1、集成電路物理設(shè)計是把電路信息轉(zhuǎn)化成代工廠(Foundry)可用的掩膜版圖的過程,傳統(tǒng)的設(shè)計流程包括數(shù)據(jù)準(zhǔn)備、布局規(guī)劃、布局、時鐘樹綜合、布線及DRC、LVS等步驟。隨著深亞微米下大規(guī)模集成電路的設(shè)計復(fù)雜度越來越高,傳統(tǒng)的設(shè)計流程已經(jīng)無法滿足要求。本文在物理驗證的基礎(chǔ)上附加動態(tài)仿真-全芯片晶體管級仿真,形成可靠性較強(qiáng)的物理設(shè)計流程。 論文以仿真工具HSIM為平臺,經(jīng)過理論研究和實測驗證,探索出一套精確有效的時序和功耗分析流程,為G
2、arfield系列芯片中的SEP4020設(shè)計提供了比較準(zhǔn)確的分析數(shù)據(jù)。 本文的內(nèi)容主要包括二個方面： 1、全芯片晶體管級瞬態(tài)分析：瞬態(tài)分析是全芯片晶體管級仿真的第一步,模擬芯片的上電過程,觀察芯片各個模塊的運行情況來判斷芯片是否能夠可靠地啟動。文中設(shè)計了SRAM的C模型,該模型可以使處理器指令的加載變得更加方便。 2、全芯片晶體管級動態(tài)時序分析：本文在靜態(tài)時序分析的基礎(chǔ)上附加了動態(tài)時序分析。一般靜態(tài)時序分析因為其
3、速度快可被用作全芯片的時序驗證,動態(tài)時序分析可以有針對性地對電路的關(guān)鍵信號(置位、復(fù)位信號)及關(guān)鍵路徑進(jìn)行驗證,本文引入動態(tài)時序分析對電路的關(guān)鍵路徑進(jìn)行驗證,從而確定真正的關(guān)鍵時序路徑。并對靜態(tài)時序和動態(tài)時序的分析結(jié)果進(jìn)行比較。 3、全芯片晶體管級功耗分析：本文在進(jìn)行瞬態(tài)分析的同時,還對芯片進(jìn)行功耗分析,分析功耗評估結(jié)果并驗證各子電路的功耗是否符合設(shè)計要求。 基于SEP4020的實驗結(jié)果表明：全芯片晶體管級的分析流程,可
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