基于HSIM的全芯片晶體管級(jí)的時(shí)序與功耗分析.pdf

1、集成電路物理設(shè)計(jì)是把電路信息轉(zhuǎn)化成代工廠(Foundry)可用的掩膜版圖的過程,傳統(tǒng)的設(shè)計(jì)流程包括數(shù)據(jù)準(zhǔn)備、布局規(guī)劃、布局、時(shí)鐘樹綜合、布線及DRC、LVS等步驟。隨著深亞微米下大規(guī)模集成電路的設(shè)計(jì)復(fù)雜度越來越高,傳統(tǒng)的設(shè)計(jì)流程已經(jīng)無法滿足要求。本文在物理驗(yàn)證的基礎(chǔ)上附加動(dòng)態(tài)仿真-全芯片晶體管級(jí)仿真,形成可靠性較強(qiáng)的物理設(shè)計(jì)流程。 論文以仿真工具HSIM為平臺(tái),經(jīng)過理論研究和實(shí)測(cè)驗(yàn)證,探索出一套精確有效的時(shí)序和功耗分析流程,為G

2、arfield系列芯片中的SEP4020設(shè)計(jì)提供了比較準(zhǔn)確的分析數(shù)據(jù)。 本文的內(nèi)容主要包括二個(gè)方面： 1、全芯片晶體管級(jí)瞬態(tài)分析：瞬態(tài)分析是全芯片晶體管級(jí)仿真的第一步,模擬芯片的上電過程,觀察芯片各個(gè)模塊的運(yùn)行情況來判斷芯片是否能夠可靠地啟動(dòng)。文中設(shè)計(jì)了SRAM的C模型,該模型可以使處理器指令的加載變得更加方便。 2、全芯片晶體管級(jí)動(dòng)態(tài)時(shí)序分析：本文在靜態(tài)時(shí)序分析的基礎(chǔ)上附加了動(dòng)態(tài)時(shí)序分析。一般靜態(tài)時(shí)序分析因?yàn)槠?/p>

3、速度快可被用作全芯片的時(shí)序驗(yàn)證,動(dòng)態(tài)時(shí)序分析可以有針對(duì)性地對(duì)電路的關(guān)鍵信號(hào)(置位、復(fù)位信號(hào))及關(guān)鍵路徑進(jìn)行驗(yàn)證,本文引入動(dòng)態(tài)時(shí)序分析對(duì)電路的關(guān)鍵路徑進(jìn)行驗(yàn)證,從而確定真正的關(guān)鍵時(shí)序路徑。并對(duì)靜態(tài)時(shí)序和動(dòng)態(tài)時(shí)序的分析結(jié)果進(jìn)行比較。 3、全芯片晶體管級(jí)功耗分析：本文在進(jìn)行瞬態(tài)分析的同時(shí),還對(duì)芯片進(jìn)行功耗分析,分析功耗評(píng)估結(jié)果并驗(yàn)證各子電路的功耗是否符合設(shè)計(jì)要求。 基于SEP4020的實(shí)驗(yàn)結(jié)果表明：全芯片晶體管級(jí)的分析流程,可