10位CMOS流水線型ADC中的低功耗設(shè)計(jì).pdf_第1頁(yè)
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1、集成電路已經(jīng)進(jìn)入系統(tǒng)級(jí)芯片(SOC)階段。在通信、視頻處理等混合信號(hào)系統(tǒng)中，高速、低功耗ADC是一個(gè)十分關(guān)鍵的部分。與其他結(jié)構(gòu)相比較，流水線(PipelinedArchitecture )ADC結(jié)構(gòu)的特點(diǎn)是既能實(shí)現(xiàn)高速又能實(shí)現(xiàn)相當(dāng)高的分辨率。本設(shè)計(jì)采用0.18μm 1P6M CMOS混合信號(hào)生產(chǎn)工藝，實(shí)現(xiàn)轉(zhuǎn)換精度為10比特、轉(zhuǎn)換速率為40 MHz的A/D轉(zhuǎn)換器。 本文首先對(duì)流水線型模數(shù)轉(zhuǎn)換器電路作了系統(tǒng)的介紹，對(duì)ADC中的功耗抑

2、制技術(shù)進(jìn)行了理論分析，同時(shí)提出了從結(jié)構(gòu)到電路的低功耗流水線型ADC設(shè)計(jì)方法和標(biāo)準(zhǔn)：1．采用SHA-Less設(shè)計(jì)，降低了ADC的級(jí)數(shù)。2.選擇最優(yōu)的單級(jí)分辨率及電容逐級(jí)遞減，從而降低了功耗。3．對(duì)電路核心模塊運(yùn)放和比較器進(jìn)行功耗優(yōu)化設(shè)計(jì)。 最后通過(guò)Cadence設(shè)計(jì)軟件完成了10比特流水線型ADC電路的設(shè)計(jì)，采用中芯國(guó)際(SMIC)0.18μm 1P6M CMOS模型進(jìn)行版圖后仿真。在最終的芯片測(cè)試結(jié)果中，輸入信號(hào)為9 MHz，采

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