eda畢業(yè)論文--dds信號源的設計

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文檔簡介

1、　　目錄　　封面……………………………………………1　　目錄……………………………………………2　　摘要……………………………………………3　　第一章：操作步驟………………………………4</p

2、>　　第二章：設計框圖………………………………5　　第三章：各功能的模塊程序編譯………………9　　第四章：列出仿真波形…………………………15　　小結……………………………………………16　　致謝……………………………………………17&

3、lt;/p>　　參考文獻…………………………………………17　　摘要　　DDS是一種以全數字從相位概念出發(fā)直接合成所需波形的一種頻率合成技術。目前使用最廣泛的方式是利用高速存儲器作查找表，然后通過高速DAC輸出已經用數字形式存入的正弦波。包含ds_fen,dds_rom，dds_sins三

4、個模塊。廣泛應用于通信，雷達，測控，電子對抗以及現代化儀器儀表等領域，是一種為電子測量工作提供符合嚴格技術要求的電信號設備，和示波器、電壓表、頻率計等儀器一樣是最普遍、最基本也是應用最廣泛的的電子儀器之一，幾乎所有電參量的測量都要用到信號發(fā)生器。綜上所述，不論是在生產還是在科研與教學上，信號發(fā)生器都是電子工程師信號仿真試驗的最佳工具。隨著現代電子技術的飛速發(fā)展，現代電子測量工作對信號發(fā)生器的性能提出了更高的要求，不僅要求能產生正弦信號源

5、、脈沖信號源，還能根據需要產生函數信號源和高頻信號源。　　操作步驟　　編寫DDS--fen、DDS--sin、DDS--rom三個模塊的VHDL源代碼。見附錄。　　代碼編譯無誤后打包保存好。　　做DDS信號源的頂層文件?！　　　　　　?/p>

6、　　　　dds_fen模塊　　根據需要生成的信號頻率值，產生對應的時鐘信號，是DDS設計的核心部分。　　clk為系統(tǒng)時鐘；　　clr為清零信號；</p&

7、gt;　　datain為所需頻率值。　　該模塊根據datain提供的頻率值，產生對應的后續(xù)模塊的時鐘信號。在后續(xù)正弦波產生模塊中需要提供的時鐘信號為所需頻率值的64倍，通過相位累加即可得所需頻率。　　第二章設計框圖　?。?）dds_fen元件：<

8、;/p>　　dds_sin模塊實現正弦波地址數據輸出　　dds_sin元件：　?。ǎ常ヾds_rom元件：　　　　　　　　　　　　　　　　　　　　　　?。ǎ矗「鶕齻€模塊以及輸入輸出器件做成DDS信號源頂層文件，如下圖　　DDS信號源頂層文件

9、圖　　DDS信號源外部接口　　端口說明　　clk:系統(tǒng)時鐘　　clr:清零信號　　datain[19..0]：設定頻

10、率值　　dataout[7..0]：頻率輸出　　4、鎖引腳，如下所示　　clk：N2　　clr：N25　　datain：N26、P25、AE14、AF14

11、、AD13、AC13、C13、 B13、A13、N1、P1、P2、T7、U3、U4、V1、V2 　　dataout：D25、J22、E26、E25、F24、F23、J21、J20　　上圖為時鐘引腳和開關引腳　　下圖為擴展端口引腳

12、　5、完成頂層文件設計，鎖好引腳并編譯通過后，保存文件，連接DE2開發(fā)板。在全程編譯通過的后下載到DE2，擴展端口GPIO_0[7]~ GPIO_0[0]外接D/A變換后在電腦上觀察波形。　　第三章模塊程序編譯　　DDS--fen模塊的VHDL源代碼　　LIBRARY IEEE;<

13、;p>　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY dds_fen IS　　GENERIC(WIDTH:

14、INTEGER:=20;　　clk_k:INTEGER:=10000000);　　PORT(clk,clr:IN STD_LOGIC;　　datain:IN STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0);　　clk_out:OUT STD_LOGI

15、C);　　END;　　ARCHITECTURE one OF dds_fen IS　　SIGNAL q:INTEGER RANGE 0 TO clk_k;　　SIGNAL data_c:STD_LOGIC_VECTOR((WID

16、TH-1+6) DOWNTO 0);　　SIGNAL clk_out_c:STD_LOGIC;　　BEGIN　　data_c<=datain&”000000”;　　PROCESS(clk,clr,datain)</

17、p>　　BEGIN　　IF clr=’1’THEN q<=0;　　ELSIF clk’EVENT AND clk=’1’THEN　　IF q<clk_k-CONV_INTEGER(data_c)THEN<p

18、>　　q<=q+CONV_INTEGER(data_c);　　clk_out_c<=’0’;　　ELSE　　q<=0;　　clk_out_c<=’1’;</p&

19、gt;　　END IF;　　END IF;　　END PROCESS;　　clk-out<=clk_out_c;　　END;<

20、;/p>　　DDS--sin模塊的VHDL源代碼　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOG

21、IC_ARITH.ALL;　　ENTITY dds_sin IS　　GENERIC(WIDTH:INTEGER:=6;　　depth:INTEGER:=64);　　PORT(clk,clr:IN STD_LOGIC;　　q:OUT

22、 STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0));　　END;　　ARCHITECTURE one OF dds_sin IS　　SIGNAL q1:INTEGER RANGE 0 TO (depth-1);<p&g

23、t;　　BEGIN　　PROCESS(clk,clr)　　BEGIN　　IF clr=’1’THEN q1<=0;　　ELSIF clk’EVENT AND clk=’1’THEN</

24、p>　　IF q1<(depth-1) THEN　　q1<=q1+1;　　ELSE　　q1<=0;<b&g

25、t;　　END IF;　　END IF;　　END PROCESS;　　q<=CONV_STD_LOGIC_VECTOR(q1,WIDTH);　　END

26、;　　DDS--rom模塊的VHDL源代碼　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARI

27、TH.ALL;　　ENTITY dds_rom IS　　GENERIC(addr:INTEGER:=6;　　width:INTEGER:=8);　　PORT( clk:IN STD_LOGIC;　　address:IN STD

28、_LOGIC_VECTOR(addr-1 DOWNTO 0);　　dataout:OUT STD_LOGIC_VECTOR(WIDTH-1 DOWNTO 0));　　END;　　ARCHITECTURE one OF dds_rom IS<p&g

29、t;　　SIGNAL q:INTEGER RANGE 0 TO 63;　　SIGNAL d:INTEGER RANGE 0 TO 255;　　BEGIN　　q<=CONV_INTEGER(address);　　PROCESS

30、(clk)　　BEGIN　　CASE q IS　　WHEN 00=>d<=255; WHEN 01=>d<=254; WHEN 02=>d<=252; WHEN 03=>d<=249;<

31、;/p>　　WHEN 04=>d<=245; WHEN 05=>d<=239; WHEN 06=>d<=233; WHEN 07=>d<=225;　　WHEN 08=>d<=217; WHEN 09=>d<=207; WHEN 10=>d<=197; WHEN 11=>d<

32、=186;　　WHEN 12=>d<=174; WHEN 13=>d<=162; WHEN 14=>d<=150; WHEN 15=>d<=137;　　WHEN 16=>d<=124; WHEN 17=>d<=112; WHEN 18=>d<=99; WHEN 19=&

33、gt;d<=87;　　WHEN 20=>d<=75; WHEN 21=>d<=64; WHEN 22=>d<=53; WHEN 23=>d<=43;　　WHEN 24=>d<=34; WHEN 25=>d<=26; WHEN 26=>d<=19; WHE

34、N 27=>d<=13;　　WHEN 28=>d<=8; WHEN 29=>d<=4; WHEN 30=>d<=1; WHEN 31=>d<=0;　　WHEN 32=>d<=0; WHEN 33=>d<=1; WHEN 34=>d<=4;

35、 WHEN 35=>d<=8;　　WHEN 36=>d<=13; WHEN 37=>d<=19; WHEN 38=>d<=26; WHEN 39=>d<=34;　　WHEN 40=>d<=43; WHEN 41=>d<=53; WHEN 42=>d<

36、;=64; WHEN 43=>d<=75;　　WHEN 44=>d<=87; WHEN 45=>d<=99; WHEN 46=>d<=112; WHEN 47=>d<=124;　　WHEN 48=>d<=137; WHEN 49=>d<=150; WHEN 50=&

37、gt;d<=162; WHEN 51=>d<=174;　　WHEN 52=>d<=186; WHEN 53=>d<=197; WHEN 54=>d<=207; WHEN 55=>d<=217;　　WHEN 56=>d<=225; WHEN 57=>d<=233; W

38、HEN 58=>d<=239; WHEN 59=>d<=245;　　WHEN 60=>d<=249; WHEN 61=>d<=252; WHEN 62=>d<=254; WHEN 63=>d<=255;　　WHEN OTHERS=>NULL;<p&

39、gt;　　END CASE;　　END PROCESS;　　dataout<=CONV_STD_LOGIC_VECTOR(d,WIDTH);　　END;　　第四章仿真波

40、形　　得到輸出信號波形如下圖所示：　　通過DE2開發(fā)板上的按鍵來改變頻率，獲得不同信號的波形　　小結　　頻率源是電子系統(tǒng)的核心,現代雷達系統(tǒng)、現代通信系統(tǒng)和電子對抗系統(tǒng)對頻率源提出越來越高的要求,因此世界各國都

41、十分重視頻率合成技術的研究。直接數字頻率合成是繼直接模擬頻率合成技術和鎖相環(huán)式頻率合成技術之后的第三代頻率合成技術,具有頻率分辨率高、頻率切換速度快、相位噪聲低、頻率穩(wěn)定度高和全數字化等優(yōu)點。本次實驗操作在理論研究的基礎上進行了DDS信號源的設計和實現。通過此次的課題，掌握了制作波形技術的的原理及設計要領，學習并掌握了可編程邏輯電路的設計，掌握了DE2的安裝應用，受益匪淺，為我今后的學習和工作奠下了堅實的基礎。

42、　　致謝　　本門課程結束之際，特別感謝**老師的細心教導，讓我對電子設計自動化有了一個初步的了解。另外，感謝同學們在學習時給與我的指導和幫助。　　參考文獻　　EDA技術與實踐教程宋烈武電子工業(yè)出版

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