8位16階線性fir濾波器eda課程設計

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文檔簡介

1、　　課程設計　　目錄　　1 引言3　　1.1課程設計背景3　　1.2課程設計目的4<b

2、>　　1.3基本要求4　　2 實驗仿真4　　2.1 線性FIR濾波器原理4　　2.2設計方案：6　　2.3模塊電路設計11　　2.3.1 寄存器11<

3、;/p>　　2.3.2 加法器12　　2.3.3 減法器14　　2.3.4 乘法器15　　2.4 頂層文件17　　2.4 FIR濾波器整體電路20　　2.5 FIR濾波器整體電路仿真結果21

4、　　2.5.1輸出信號理論值21　　2.5.2電路仿真結果21　　3.仿真結果心得：22　　參考文獻22　　摘要<

5、p>　　在現(xiàn)代電子系統(tǒng)中，F(xiàn)IR濾波器以良好的線性特征被廣泛使用，屬于數(shù)字信號處理的基本模塊之一。在工程實踐中，往往要求對信號處理要有實時性和靈活性，而已有的一些軟件和硬件實現(xiàn)方式則難以同時達到這兩方面的要求。所以FPGA器件實現(xiàn)的FIR濾波器就越來越受到大家的廣泛認同。　　本課題在研究了大量國內外技術文獻的基礎上。首先，認真分析了FIR濾波器的基本結構和設計原理；其次，將硬件描述語言的特

6、點作了歸納，對硬件描述語言的基本結構進行了闡述，并說明了應用VHDL的EDA設計流程。以4階為例，同時采用乘法器結構和分布式算法實現(xiàn)，并對其性能進行比較；最后，采用自底向上的原則對16階FIR濾波器各模塊進行設計、仿真驗證和綜合，結果表明：該數(shù)字濾波器的工作頻率達到預期要求。具體實現(xiàn)中，采用硬件語言VHDL，在QuartusII 9.0環(huán)境下實現(xiàn)。　　關鍵字：FIR數(shù)字濾波器；FPGA； VHD

7、L　　1 引言　　1.1課程設計背景　　有限長單位沖擊響應FIR數(shù)字濾波器就可以做成是有限長的線性相位，同時又可以具有任意的幅度特性。此外，F(xiàn)IR濾波器的單位沖擊響應是有限長的，因為濾波器具有一定的穩(wěn)定性。再有，只要經(jīng)過一定的延時，任何非

8、因果有限長序列都能變成有限長序列，因而總能用因果系統(tǒng)來實現(xiàn)。最后，F(xiàn)IR濾波器由于單位沖擊響應是有現(xiàn)場的，所以可以用快速傅里葉變換算法來實現(xiàn)過濾信號，從而可以大大提高運算效率。本論文是通過QuartusII軟件仿真實現(xiàn)一個8位16階線性FIR濾波器的設計的。　　1.2課程設計目的　　(1)本次課程設計對FIR濾波器

9、設計原理作了簡要分析。　　(2)利用QuartusII軟件來仿真FIR濾波器。　　1.3基本要求 　　(1)8位16階線性FIR濾波器　　(2)采樣頻率，截止頻率　　2 實

10、驗仿真　　2.1 線性FIR濾波器原理　　FIR濾波器響應（簡稱FIR）系統(tǒng)的單位脈沖響應為有限長序列，系統(tǒng)函數(shù)在有限z平面上不存在極點，其運算結構中不存在反饋支路，即沒有環(huán)路。如果的長度為N，則它的系統(tǒng)函數(shù)和差分方程一般具有如下形式：　　根據(jù)差分方程直接畫出FIR濾波器的結構，稱為直接型結構

11、。如圖2-1-1所示： 　　圖2-1 FIR濾波器直接結構　　FIR濾波器的特點：單位脈沖響應序列為有限個；可快速實現(xiàn)；可得到線性相位；濾波器階數(shù)較高。對線性時不變系統(tǒng)保持線性相位的條件是：單位脈沖

12、響應為偶對稱或奇對稱。即：　　為設計線性濾波器，應保證h(n)為對稱的。　　若N為偶數(shù)，其線性相位FIR濾波器的對稱結構流圖如圖2-1-2所示：　　圖2-2若N為偶數(shù)線性相位FIR濾波器的對稱結構流圖　　圖中：“ +1 ” 對應偶對稱情況，“ -1 ” 對應奇對稱情況。當

13、n為奇數(shù)時，支路斷開。　　若N為奇數(shù)，其線性相位FIR濾波器的對稱結構流圖如下圖2-1-3：　　圖2-3 N為奇數(shù)線性相位FIR濾波器的對稱結構流圖　　其中y（n）和x（n）分別是輸出和輸入序列。有限沖激響應濾波器的一種直接型實現(xiàn)，可由式（2）生成，M=5機器轉置如圖2-1-4所示，圖2-1-5是第二個直接型結構

14、。通常一個長度為M的有限沖激響應濾波器由M個系數(shù)描述，并且需要M個乘法器和(M-1)個雙輸入加法器來實現(xiàn)。　　圖2-4 直接型一　　圖2-5 直接型二　　長度為M的線性相位有限沖激響應濾波器由對稱的沖激響應或反對稱的沖激響應描述。利用線性

15、相位有限沖激響應濾波器的對稱（或反對稱）性質，可以將傳輸函數(shù)的直接型實現(xiàn)所需的乘法器總量減少一半。例如，如圖2-1-6顯示了一個具有對稱沖擊響應的、長度為7的有限沖激響應傳輸函數(shù)的實現(xiàn)。　　圖2-6 線性相位有限沖激響應結構　　2.2設計方案：　　通常采用窗函數(shù)設計FIR濾波

16、器方法簡單，但是這些濾波器的設計還不是最優(yōu)的。首先通帶和阻帶的波動基本上相等，另外對于大部分窗函數(shù)來說，通帶內或阻帶內的波動不是均勻的，通常離開過渡帶時會減小。若允許波動在整個通帶內均勻分布，就會產(chǎn)生較小的峰值波動。　　因此考慮通過某種方法，對濾波器的結構進行優(yōu)化。　　對于線性相位因果FIR濾波器，它的系列具有中心對稱特性，即。令，對于偶對稱，代入下面的

17、公式可得：　　根據(jù)要求，要設計一個輸入8位，輸出8位的16階線性相位FIR濾波器，此濾波器 Fs為44kHz,Fc為10.4kHz。MATLAB設計計算濾波器系數(shù)過程如下：　　FIR濾波器參數(shù)設置，因為是16階，所以Specify order處填15。　　圖2-7 FIR濾波器的幅頻響應&

18、lt;p>　　圖2-8 FIR濾波器的相頻響應　　圖2-9 FIR濾波器的沖激響應　　圖2-10 FIR濾波器系數(shù)　　圖2-10FIR濾波器的系數(shù)進行調整前　　圖2-11 FIR濾波器的系數(shù)進行調整后　　可得FIR濾波器的參

19、數(shù)為[-10 -2 14 7 -21 -18 44 115 114 44 -18 -21 7 14 -2 -10]　　根據(jù)以上所說的該思路，可以將FIR濾波器的原理圖設計如圖2-2-1：　　圖2-12濾波器原理圖　　2.3模塊電路設計</p&

20、gt;　　設計的FIR濾波器以下四種模塊：寄存器、加法器、減法器、乘法器，組成，下面分別對這四種原件進行設計。　　2.3.1 寄存器　　2.3.1.1寄存器要求實現(xiàn)的功能　　在正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉，正跳沿后輸入即被封鎖。</p&g

21、t;　　2.3.1.2寄存器的VHDL語言實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY dff8 IS 　　PORT( clk : IN STD_LOGIC;

22、　　clear : IN STD_LOGIC;　　Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); 　　END dff8; <

23、;p>　　ARCHITECTURE a OF dff8 IS 　　BEGIN 　　PROCESS(clk,clear) 　　BEGIN 　　IF clear='1' THEN

24、　　Dout<="00000000";　　ELSIF clear='0' THEN　　IF(clk'EVENT AND clk='1') THEN　　Dout <= Din;&

25、lt;p>　　END IF; 　　END IF; 　　END PROCESS; 　　END a;　　2.3.1.3寄存器的模塊圖與仿真波形</p&

26、gt;　　圖2-13寄存器的模塊圖　　圖2-14寄存器的仿真波形　　2.3.2 加法器　　2.3.2.1加法器要求實現(xiàn)的功能　　實現(xiàn)兩個二進制數(shù)字的相加運算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結果。<

27、;/p>　　2.3.2.2 加法器的VHDL語言實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_arith.ALL;　　ENTITY add is</

28、p>　　PORT(clk : in STD_LOGIC;　　Din1 :in signed (7 downto 0);　　Din2 :in signed (15 downto 0);　　Dout:out signed (15 downto 0));<p&g

29、t;　　END add121616;　　ARCHITECTURE a of add is　　SIGNAL s1: signed(15 downto 0);　　BEGIN　　s1<=(Din1(7)&Din1(7)&

30、;Din1(7)&Din1(7)&Din1);　　PROCESS(Din1,Din2,clk)　　BEGIN　　if clk'event and clk='1' then　　Dout<=s

31、1+Din2;　　end if;　　end process;　　end a;　　2.3.2.3 加法器的模塊圖與波形仿真　　圖2-15加法器的模塊圖<

32、;/p>　　圖2-16加法器的波形仿真　　2.3.3 減法器　　2.3.3.1減法器要求實現(xiàn)的功能　　由上面簡化電路的需要，當乘法器常系數(shù)為負數(shù)的，可以取該數(shù)的模來作為乘法器的輸入，其輸出作為一個減法器的輸入即可。故減法器要實現(xiàn)兩個二進制數(shù)相減的運

33、算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結果。　　2.3.3.2 減法器的VHDL語言實現(xiàn)　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_arith.ALL;

34、　　ENTITY sub is　　PORT(clk : in STD_LOGIC;　　Din1 :in signed (13 downto 0);　　Din2 :in signed (15 downto 0);　　Dout :out signed(15

35、 downto 0));　　END sub;　　ARCHITECTURE a of sub is　　SIGNAL s1: signed(15 downto 0);　　BEGIN

36、　　s1<=(Din1(13)&Din1(13)&Din1);　　PROCESS(Din1,Din2,clk)　　BEGIN　　if clk'event and clk='1' then

37、　　Dout<=Din2-s1;　　end if;　　end process;　　end a;　　2.3.3.3 減法器的模塊圖與仿真波形<

38、p>　　圖2-17減法器的模塊圖　　圖2-18減法器的波形仿　　2.3.4 乘法器　　2.3.4.1 乘法器要求實現(xiàn)的功能　　實現(xiàn)輸入帶符號數(shù)據(jù)與固定數(shù)據(jù)兩個二進制數(shù)的乘法運算。當?shù)竭_時鐘上升沿時，將兩數(shù)輸入，運算，輸出結果。&

39、lt;/p>　　2.3.4.2 乘法器的VHDL語言實現(xiàn)　　LIBRARY ieee;　　USE ieee.std_logic_1164.all;　　USE ieee.std_logic_arith.all;　　ENTITY mult is&l

40、t;/p>　　PORT　　( clk : IN STD_LOGIC;　　Din : IN SIGNED (8 DOWNTO 0);　　Dout : OUT SIGNED (12 DOWNTO 0));

41、　　END mult;　　ARCHITECTURE a OF mult IS　　SIGNAL s1 : SIGNED (12 DOWNTO 0);　　SIGNAL s2 : SIGNED (9 DOWNTO 0);　　SIGNAL s

42、3 : SIGNED (12 DOWNTO 0);　　BEGIN　　P1:process(Din)　　BEGIN　　s1(12 DOWNTO 4)<=Din;<

43、p>　　s1( 3 DOWNTO 0)<="0000";　　s2(9 DOWNTO 1)<=Din;　　s2(0)<='0';　　if Din(8)='0' then 　　s3<=('

44、;0'&s1(12 downto 1))+("0000"&s2(9 DOWNTO 1));　　else 　　s3<=('1'&s1(12 downto 1))+("1111"&s2(9 DOWNTO 1));<

45、/p>　　end if;　　end process;　　P2: PROCESS(clk)　　BEGIN　　if clk'event and clk='1

46、' then　　Dout<=s3;　　end if;　　END PROCESS;　　END a;　　2

47、.3.4.3 乘法器的模塊圖與仿真波形　　圖2-19乘法器的模塊圖　　圖2-20乘法器的仿真波形　　2.4 頂層文件　　--頂層模塊的VHDL實現(xiàn)如下：　　LIBRARY IEEE;</

48、p>　　USE IEEE.STD_LOGIC_1164.ALL;　　LIBRARY work;　　ENTITY qaz IS　　PORT(clk:IN STD_LOGIC;　　clear: IN STD_LOGIC;&l

49、t;p>　　Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END qaz;　　ARCHITECTURE ART OF qaz IS

50、　　--元件定義　　--12位有符號數(shù)與13位有符號數(shù)相加的全加器　　COMPONENT adder121313　　PORT(clk:IN STD_LOGIC;　　Din1:IN STD_LOGIC_VECTOR(1

51、1 DOWNTO 0);　　Din2:IN STD_LOGIC_VECTOR(12 DOWNTO 0);　　Dout:OUT STD_LOGIC_VECTOR(12 DOWNTO 0));　　END COMPONENT;　　--8位寄存器</b&g

52、t;　　COMPONENT register8　　PORT(clk:IN STD_LOGIC;　　clear: IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　Dout:

53、 OUT STD_LOGIC_VECTOR(7 DOWNTO 0));　　END COMPONENT;　　--8位有符號數(shù)與9位有符號數(shù)相加的全加器　　COMPONENT adder889　　PORT(clk:IN STD_LOGIC;<p&

54、gt;　　Din1: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　Din2: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(8 DOWNTO 0));　　END COMPONENT;<

55、p>　　--輸入數(shù)據(jù)乘以12的乘法器　　COMPONENT mult12 　　PORT(clk:IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR(8 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(11 D

56、OWNTO 0));　　END COMPONENT;　　--輸入數(shù)據(jù)乘以18的乘法器　　COMPONENT mult18 　　PORT(clk:IN STD_LOGIC;　　Din:IN STD_LOGIC_VECTOR(8 DO

57、WNTO 0);　　Dout:OUT STD_LOGIC_VECTOR(12 DOWNTO 0));　　END COMPONENT;　　--輸入數(shù)據(jù)乘以13的乘法器　　COMPONENT mult13 　　PORT(clk:IN

58、STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR (8 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR (11 DOWNTO 0));　　END COMPONENT;　　--輸入數(shù)據(jù)乘以29的乘法器

59、　　COMPONENT mult29 　　PORT(clk:IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR (8 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR (12 DOWNTO 0));<p&g

60、t;　　END COMPONENT;　　--輸入數(shù)據(jù)乘以52的乘法器　　COMPONENT mult52 　　PORT(clk:IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR (8 DOWNTO 0);<p&g

61、t;　　Dout: OUT STD_LOGIC_VECTOR (13 DOWNTO 0));　　END COMPONENT;　　--輸入數(shù)據(jù)乘以14的乘法器　　COMPONENT mult14 　　PORT(clk:IN STD_LOGIC;<

62、;p>　　Din: IN STD_LOGIC_VECTOR (8 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR (11 DOWNTO 0));　　END COMPONENT;　　--輸入數(shù)據(jù)乘以162的乘法器　　COMPONENT m

63、ult162 　　PORT(clk:IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR (8 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR (15 DOWNTO 0));　　END COMPONENT;</

64、p>　　--8位移位寄存器　　COMPONENT register89　　PORT(clk:IN STD_LOGIC;　　clear: IN STD_LOGIC;　　Din: IN STD_LOGIC_VE

65、CTOR(7 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(8 DOWNTO 0));　　END COMPONENT;　　--12位有符號數(shù)與14位有符號數(shù)相加的全加器　　COMPONENT adder121414&

66、lt;p>　　PORT(clk:IN STD_LOGIC;　　Din1: IN STD_LOGIC_VECTOR(11 DOWNTO 0);　　Din2: IN STD_LOGIC_VECTOR(13 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(13 DOWNTO 0));

67、　　END COMPONENT;　　--12位有符號數(shù)與16位有符號數(shù)相加的全加器　　COMPONENT adder121616　　PORT(clk:IN STD_LOGIC;　　Din1: IN STD_LOGIC_VECTOR

68、(11 DOWNTO 0);　　Din2: IN STD_LOGIC_VECTOR(15 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));　　END COMPONENT;　　--14位有符號數(shù)與13位有符號數(shù)相減的

69、減法器　　COMPONENT sub131314　　PORT(clk:IN STD_LOGIC;　　Din1: IN STD_LOGIC_VECTOR (12 DOWNTO 0);　　Din2: IN STD_LOGIC_VECTOR (12 DOWNTO 0);<

70、/p>　　Dout: OUT STD_LOGIC_VECTOR (13 DOWNTO 0));　　END COMPONENT;　　--16位有符號數(shù)與14位有符號數(shù)相減的減法器　　COMPONENT sub141616　　PORT(clk:IN

71、 STD_LOGIC;　　Din1: IN STD_LOGIC_VECTOR (13 DOWNTO 0);　　Din2: IN STD_LOGIC_VECTOR (15 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR (15 DOWNTO 0));<p&

72、gt;　　END COMPONENT;　　--14位有符號數(shù)與16位有符號數(shù)相加的全加器　　COMPONENT adder141616　　PORT(clk:IN STD_LOGIC;　　Din1: IN STD_LOGIC_VECTOR(13 DOWNTO 0);<

73、/p>　　Din2: IN STD_LOGIC_VECTOR(15 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));　　END COMPONENT;　　--輸入數(shù)據(jù)乘以242的乘法器

74、COMPONENT mult242 　　PORT(clk:IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR(8 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));　　END COMPON

75、ENT;　　--16位移位寄存器　　COMPONENT register16　　PORT(clk:IN STD_LOGIC;　　clear: IN STD_LOGIC;　　Din: IN STD_LOGIC_VECTOR(15 D

76、OWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(15 DOWNTO 0));　　END COMPONENT;　　--16位加法器　　COMPONENT adder888<p&g

77、t;　　PORT(clk:IN STD_LOGIC;　　Din1: IN STD_LOGIC_VECTOR(15 DOWNTO 0);　　Din2: IN STD_LOGIC_VECTOR(15 DOWNTO 0);　　Dout: OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p&

78、gt;　　END COMPONENT;　　2.4 FIR濾波器整體電路　　FIR濾波器的整體電路基本與其原理圖類似。整體電路如下圖所示：　　圖2-21 FIR濾波器的整體電路　　2.5 FIR濾波器整體電路仿真結果<p&

79、gt;　　2.5.1輸出信號理論值　　由FIR數(shù)字濾波器的公式　　2.5.2電路仿真結果　　圖2-22電路仿真結果　　經(jīng)比較，仿真結果與輸出信號理論值在誤差范圍之內，而且基本沒有毛刺，設計符合要求。　　3.仿真結

80、果心得：　　EDA技術與VHDL語言是電子信息工程專業(yè)的一門專業(yè)課。掌握EDA課程的知識可讓我們?yōu)槲覀円院竺枋鲇布蛳乱粋€堅實的專業(yè)基礎，可提高語言的編程能力和素質。由于電子信息程專業(yè)理論深、實踐性強，做好課程設計，對學生掌握本專業(yè)的知識、提高其基本能力是非常重要的。 　　在這一次課程設計中我加強了自己對所學的知識理解并且提高了自己將

81、理論應用于實踐的能力，培養(yǎng)了專業(yè)素質，提高利用用語言對硬件進行描述的能力，為今后的專業(yè)課程的學習、畢業(yè)設計和工作打下良好的基礎。使自己能比較扎實地掌握本專業(yè)的基礎知識和基本理論，掌握EDA技術、VHDL語言的應用、FPGA開發(fā)等基本技能，受到必要工程訓練和初步的科學研究方法和實踐訓練，增強分析和解決問題的能力。　　在使用仿真軟件的同時增強了自己的自學能力，不論是在圖書館還是網(wǎng)上查閱資料也鍛煉了自

82、己的信息篩選能力，為自己以后的學習與工作大些了一定的基礎，在這個過程中能揚長避短，發(fā)揚自己的長處，在自己劣勢的地方虛心請教，不僅學到了專業(yè)知識，同時對自己的性格塑造也是一種完善，收獲到了更好的學習方法。總之通過這一次的課程設計學到了很多的東西讓我收獲很大。　　參考文獻　　[1]潘松，黃繼業(yè)，EDA技術與VHDL，清華

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