eda綜合課程設(shè)計(jì)---電子密碼鎖的設(shè)計(jì)

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1、　　SOPC/EDA綜合課程設(shè)計(jì)報(bào)告　　設(shè)計(jì)題目：電子密碼鎖的設(shè)計(jì) 　　設(shè) 計(jì) 者： 　　學(xué) 號(hào)： 　　班級(jí)： 　　指導(dǎo)老師： </p&g

2、t;　　完成時(shí)間： 　　目錄　　目錄1　　第一章設(shè)計(jì)目的及要求2　　1.1 設(shè)計(jì)要求2

3、;　　第二章原理與模塊介紹4　　2.1 原理介紹4　　2.2 模塊介紹4　　第三章模塊設(shè)計(jì)5　　3.1 輸入模塊5　　3.1.1 輸入模塊程序5　　3.2 控制模塊8&l

4、t;/p>　　3.2.1 控制模塊程序8　　3.3 顯示模塊11　　3.3.1顯示模塊程序11　　3.4 頂層模塊12　　第四章模塊元件及其仿真16　　4.1 輸入模塊元件及其仿真16&l

5、t;/p>　　4.1.1 輸入模塊元件16　　4.1.2 輸入模塊仿真16　　圖4.1.217　　4.2 控制模塊元件及其仿真17　　4.2.1 控制模塊元件17<p

6、>　　圖4.2.117　　4.2.2 控制模塊仿真18　　圖4.2.218　　4.3 顯示模塊元件及其仿真18　　4.3.1 顯示模塊元件18<p&g

7、t;　　圖4.3.118　　4.3.2 顯示模塊仿真19　　圖4.3.219　　第五章總程序設(shè)計(jì)20　　5.1整體組裝設(shè)計(jì)原理圖20　　5.1

8、全局模塊連接圖20　　5.2 整體組合元件20　　圖5.2 整體模塊20　　5.3 頂層模塊仿真21　　第六章結(jié)論和問題討論22　　6.1 完成實(shí)驗(yàn)程度22　　6.2 遇到

9、的問題。22　　6.3 存在的不足和改進(jìn)思路22　　6.4 心得體會(huì)22　　參考文獻(xiàn)24　　第一章設(shè)計(jì)目的及要求　　1.1 設(shè)計(jì)要求</p

10、>　　設(shè)計(jì)一個(gè)具有較高安全性和較低成本的通用電子密碼鎖，其具體功能要求如下：　　(1) 數(shù)碼輸入：每按下一個(gè)數(shù)字鍵，就輸入一個(gè)數(shù)值，并在顯示器上的最右方顯示出該數(shù)值，同時(shí)將先前輸入的數(shù)據(jù)依序左移一個(gè)數(shù)字位置。　　(2) 數(shù)碼清除：按下此鍵可清除前面所有的輸入值，清除成為“0000”。

11、　(3) 密碼更改：按下此鍵時(shí)會(huì)將目前的數(shù)字設(shè)定成新的密碼。　　(4) 激活電鎖：按下此鍵可將密碼鎖上鎖。　　(5) 解除電鎖：按下此鍵會(huì)檢查輸入的密碼是否正確，密碼正確即開鎖。　　圖1.1 設(shè)計(jì)方框圖　　第二章原理與模塊介紹&

12、lt;b>　　2.1 原理介紹　　根據(jù)設(shè)計(jì)要求，可以確定所需要的功能，可以分為三個(gè)方面，一是輸入方面，二是控制方面，三是顯示方面的需求。所以初步?jīng)Q定利用三個(gè)模塊完成相關(guān)功能。同時(shí)，模塊化的編程方式利于后期調(diào)試。　　2.2 模塊介紹　　輸入模塊：根據(jù)設(shè)

13、計(jì)要求，使用到時(shí)序產(chǎn)生電路，彈跳消除電路，及鍵盤掃描電路來共同組成。　　控制模塊：包括按鍵數(shù)據(jù)的緩沖存儲(chǔ)，密碼的清除、更改、存儲(chǔ)、激活電鎖電路(產(chǎn)生寄存器清除信號(hào))，密碼核對(duì)(數(shù)值比較)，解鎖電路(開/關(guān)門鎖)等幾個(gè)功能。　　顯示模塊：主要是實(shí)現(xiàn)七段數(shù)碼管顯示電路，將待顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成數(shù)碼器的七段顯示驅(qū)動(dòng)編碼。<p&

14、gt;　　第三章模塊設(shè)計(jì)　　3.1 輸入模塊　　1.時(shí)序產(chǎn)生電路　　本時(shí)序產(chǎn)生電路中使用了三種不同頻率的工作脈沖波形：系統(tǒng)時(shí)鐘脈沖(它是系統(tǒng)內(nèi)部所有時(shí)鐘脈沖的源頭，且其頻率最高)、鍵盤掃描信號(hào)。&l

15、t;/p>　　2.鍵盤掃描電路　　掃描電路的作用是用來提供鍵盤掃描信號(hào)(表4.1中的KY3～KY0)的，掃描信號(hào)變化的順序依次為1110－1101－1011－0111－1110......依序地周而復(fù)始。 　　3.1.1 輸入模塊程序 　　LIBR

16、ARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY SR IS<p&

17、gt;　　PORT(CLK_1K: IN STD_LOGIC;　　KEY_IN: IN STD_LOGIC_VECTOR(2 DOWNTO 0);　　DATA_N: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DATA_F: OUT STD_LOGIC_VEC

18、TOR(3 DOWNTO 0);　　DATA_M: OUT STD_LOGIC;　　DATA_B: OUT STD_LOGIC;　　CQD: OUT STD_LOGIC;　　KSEL: OUT STD_LOGIC_VECTOR(3 DOWN

19、TO 0);　　CSR: OUT STD_LOGIC_VECTOR(1 DOWNTO 0));　　END ENTITY SR;　　ARCHITECTURE ART OF SR IS 　　SIGNAL C_QD: STD_LOGIC;<

20、/p>　　SIGNAL C_SR: STD_LOGIC_VECTOR(1 DOWNTO 0);　　SIGNAL N,F: STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL FN,FF: STD_LOGIC;　　SIGNAL SEL:

21、 STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL Q: STD_LOGIC_VECTOR(5 DOWNTO 0);　　SIGNAL C: STD_LOGIC_VECTOR(2 DOWNTO 0);　　BEGIN<

22、;/p>　　DATA_N<=N;　　DATA_F<=F;　　DATA_M<=FN;　　DATA_B<=FF;　　CQD<=C_QD;　　CSR<=C_SR;</

23、p>　　KSEL<=SEL;　　C(0)<=KEY_IN(0);　　C(1)<=KEY_IN(1);　　C(2)<=KEY_IN(2);　　COUNTIER:BLOCK IS&

24、lt;b>　　BEGIN　　PROCESS(CLK_1K) IS　　BEGIN　　IF(CLK_1K'EVENT AND CLK_1K='1')THEN　　Q&

25、lt;=Q+1;　　END IF;　　C_QD<=Q(3);　　C_SR<=Q(5 DOWNTO 4);　　END PROCESS;　　SEL<=&qu

26、ot;1110"WHEN C_SR=0 ELSE　　"1101"WHEN C_SR=1 ELSE　　"1011"WHEN C_SR=2 ELSE　　"0111"WHEN C_SR=3 ELSE<b

27、>　　"1111";　　END BLOCK COUNTIER;　　KEY_DECODER: BLOCK　　SIGNAL Z : STD_LOGIC_VECTOR(4 DOWNTO 0);　　BEGIN

28、　　PROCESS(C_QD)　　BEGIN　　Z<=C_SR&C;　　IF(C_QD'EVENT AND C_QD = '1')THEN<p

29、>　　CASE Z IS　　WHEN"11101"=>N<="0000"; --0　　WHEN"00101"=>N<="0001";--1　　WHEN"00100"=>

30、;N<="0010";--2　　WHEN"00110"=>N<="0011";--3　　WHEN"01011"=>N<="0100";--4　　WHEN"01101&q

31、uot;=>N<="0101";--5　　WHEN"01110"=>N<="0110";--6　　WHEN"10011"=>N<="0111";--7　　WHEN"

32、;10101"=>N<="1000";--8　　WHEN"10110"=>N<="1001";--9　　WHEN OTHERS=>N<="1111";--F　　END CASE;&

33、lt;/p>　　END IF;　　IF C_QD'EVENT AND C_QD ='1'THEN　　CASE Z IS　　WHEN "11011"=>F<="0100&qu

34、ot;;　　WHEN "11110"=>F<="0001";　　WHEN OTHERS=>F<="1000";　　END CASE;

35、　　END IF;　　END PROCESS;　　FN<=NOT(N(3) AND N(2) AND N(1) AND N(0));　　FF<=F(2) OR F(0);　　END BLOCK KEY_DECODER;&l

36、t;/p>　　END ARCHITECTURE;　　3.2 控制模塊　　密碼鎖的控制模塊是其整個(gè)設(shè)計(jì)的核心部分，依靠其進(jìn)行密碼鎖的基本功能。如，設(shè)置密碼，重置密碼，開鎖，上鎖等等。　　1．?dāng)?shù)字按鍵輸入的響應(yīng)控制<p&

37、gt;　　(1) 如果按下數(shù)字鍵，第一個(gè)數(shù)字會(huì)從顯示器的最右端開始顯示，此后每新按一個(gè)數(shù)字時(shí)，顯示器上的數(shù)字必須左移一格，以便將新的數(shù)字顯示出來。　　(2) 假如要更改輸入的數(shù)字，可以按倒退按鍵來清除前一個(gè)輸入的數(shù)字，或者按清除鍵清除所有輸入的數(shù)字，再重新輸入四位數(shù)。　　(3) 由于這里設(shè)計(jì)的是一個(gè)四位的電子密碼鎖，所以當(dāng)輸入的數(shù)字鍵超過四個(gè)時(shí)，電路不予

38、理會(huì)，而且不再顯示第四個(gè)以后的數(shù)字。　　2．功能按鍵輸入的響應(yīng)控制　　(1) 清除鍵：清除所有的輸入數(shù)字，即做歸零動(dòng)作。　　(2) 激活電鎖鍵：按下此鍵時(shí)可將密碼鎖的門上鎖。(上鎖前必須預(yù)先設(shè)定一個(gè)四位的數(shù)字密碼。)　　(3) 解除電鎖鍵：按下此鍵會(huì)檢查輸入的密碼是否正確

39、，若密碼正確無誤則開門。 　　3.2.1 控制模塊程序　　密碼鎖控制電路的VHDL源程序　　--CTRL.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&l

40、t;p>　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CTRL IS　　PORT(DATA_N: IN STD_LOGIC_VECTOR(3 DOWNTO 0);

41、;　　DATA_F: IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DATA_M: IN STD_LOGIC;　　DATA_B: IN STD_LOGIC;　　MIMAIN: BUFFER STD_LOGIC;　　SETIN: B

42、UFFER STD_LOGIC;　　OLD: BUFFER STD_LOGIC;　　CQD: IN STD_LOGIC;　　ENLOCK: OUT STD_LOGIC;　　DATA_BCD: OUT STD_LOGIC_VECTOR(

43、15 DOWNTO 0));　　END ENTITY CTRL;　　ARCHITECTURE ART OF CTRL IS 　　SIGNAL ACC,REG:STD_LOGIC_VECTOR(15 DOWNTO 0);　　BEGIN<

44、/b>　　PROCESS(CQD,DATA_M) IS　　BEGIN　　IF CQD'EVENT AND CQD='0' THEN　　IF DATA_M='1' THEN<

45、/p>　　IF(DATA_F="0100")THEN　　ACC<="1111111111111111";　　MIMAIN<='0';SETIN<='0';OLD<='0';

46、　ELSIF(DATA_F="0001")THEN　　IF(MIMAIN='0' AND SETIN='0')THEN　　CASE ACC(7 DOWNTO 0) IS　　WHEN"00010001"=>ENLOCK<=

47、9;1';　　WHEN"10011001"=>MIMAIN<='1';　　ACC<="1111111111111111";　　WHEN"01010101"=>SETIN<='1';&l

48、t;/p>　　ACC<="1111111111111111";　　OLD<='1';　　WHEN OTHERS =>NULL;　　END CASE;<

49、/p>　　ELSIF(MIMAIN='1')THEN　　IF ACC=REG THEN　　ENLOCK<='0';　　MIMAIN<='0';　　ELSE<

50、/b>　　MIMAIN<='0';　　END IF;　　ELSIF(SETIN='1')THEN　　IF(OLD='1')THEN

51、　IF(ACC=REG)THEN　　OLD<='0';　　ELSE　　SETIN<='0';　　OLD<='0'

52、;　　END IF;　　ELSE　　IF(ACC<"1001100110011001")THEN　　REG<=ACC;<

53、/b>　　SETIN<='0';　　END IF;　　END IF;　　END IF;&

54、lt;b>　　END IF;　　ELSIF DATA_B='1' THEN　　ACC<=ACC(11 DOWNTO 0)&DATA_N;　　END IF;

55、　END IF;　　END PROCESS;　　END ARCHITECTURE;　　3.3 顯示模塊　　密碼顯示電路主要將顯示數(shù)據(jù)的BCD碼轉(zhuǎn)換成相對(duì)應(yīng)的編碼。這里直接采用四個(gè)4-7譯碼器來實(shí)現(xiàn)。</p&

56、gt;　　3.3.1顯示模塊程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY YM IS&l

57、t;p>　　PORT(DATA_BCD: IN STD_LOGIC_VECTOR(3 DOWNTO 0); 　　DOUT7: OUT STD_LOGIC_VECTOR(6 DOWNTO 0));　　END YM;　　ARCHITECTUR

58、E ART OF YM IS　　BEGIN　　PROCESS(DATA_BCD)　　BEGIN　　CASE DATA_BCD IS　　WHEN&qu

59、ot;0000"=>DOUT7<="0111111";--0　　WHEN"0001"=>DOUT7<="0000110";--1　　WHEN"0010"=>DOUT7<="1011011";--2 <

60、;/p>　　WHEN"0011"=>DOUT7<="1001111";--3　　WHEN"0100"=>DOUT7<="1100110";--4　　WHEN"0101"=>DOUT7<=&

61、quot;1101101";--5　　WHEN"0110"=>DOUT7<="1111101";--6　　WHEN"0111"=>DOUT7<="0000111";--7　　WHEN"

62、1000"=>DOUT7<="1111111";--8　　WHEN"1001"=>DOUT7<="1101111";--9　　WHEN OTHERS=>DOUT7<="0000000";--EMPTY

63、　　END CASE;　　END PROCESS;　　END ARCHITECTURE ART;　　3.4 頂層模塊　　LIBRARY ieee;<

64、p>　　USE ieee.std_logic_1164.all; 　　LIBRARY work;　　ENTITY string IS 　　PORT　　( CLK : IN STD_LOGIC;&l

65、t;p>　　KEY : IN STD_LOGIC_VECTOR(2 DOWNTO 0);　　MIMAIN : OUT STD_LOGIC;　　SETIN : OUT STD_LOGIC;　　OLD : OUT STD_LOGIC;　　ENLOCK :

66、 OUT STD_LOGIC;　　CRS : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);　　SEG_SM1 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);　　SEG_SM2 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);<

67、;/p>　　SEG_SM3 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);　　SEG_SM4 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);　　SEL : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)<

68、;b>　　);　　END string;　　ARCHITECTURE bdf_type OF string IS 　　COMPONENT ym　　PORT(DATA_BCD : IN STD_LOGIC_VECTOR(3 DOWNTO 0);&l

69、t;/p>　　DOUT7 : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)　　);　　END COMPONENT;　　COMPONENT sr　　PORT(CLK_1K : IN STD

70、_LOGIC;　　KEY_IN : IN STD_LOGIC_VECTOR(2 DOWNTO 0);　　DATA_M : OUT STD_LOGIC;　　DATA_B : OUT STD_LOGIC;　　CQD : OUT STD_LOGIC;&l

71、t;p>　　CSR : OUT STD_LOGIC_VECTOR(1 DOWNTO 0);　　DATA_F : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　DATA_N : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　KSEL : OUT STD_LOGI

72、C_VECTOR(3 DOWNTO 0)　　);　　END COMPONENT;　　COMPONENT ctrl　　PORT(DATA_M : IN STD_LOGIC;　　DATA_B :

73、IN STD_LOGIC;　　CQD : IN STD_LOGIC;　　DATA_F : IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DATA_N : IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　MIMAIN : OUT S

74、TD_LOGIC;　　SETIN : OUT STD_LOGIC;　　OLD : OUT STD_LOGIC;　　ENLOCK : OUT STD_LOGIC;　　DATA_BCD : OUT STD_LOGIC_VECTOR(15 DOWNTO 0)

75、　　);　　END COMPONENT;　　SIGNALDATA_BCD : STD_LOGIC_VECTOR(15 DOWNTO 0);　　SIGNALSYNTHESIZED_WIRE_0 : STD_LOGIC;<

76、;p>　　SIGNALSYNTHESIZED_WIRE_1 : STD_LOGIC;　　SIGNALSYNTHESIZED_WIRE_2 : STD_LOGIC;　　SIGNALSYNTHESIZED_WIRE_3 : STD_LOGIC_VECTOR(3 DOWNTO 0);　　SIGNAL

77、SYNTHESIZED_WIRE_4 : STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN 　　b2v_inst1 : ym　　PORT MAP(DATA_BCD => DATA_BCD(3 DOWNTO 0),<

78、p>　　DOUT7 => SEG_SM1);　　b2v_inst2 : sr　　PORT MAP(CLK_1K => CLK,　　KEY_IN => KEY,　　DATA_M => SYNTHESIZED_WIRE_0,

79、　　DATA_B => SYNTHESIZED_WIRE_1,　　CQD => SYNTHESIZED_WIRE_2,　　CSR => CRS,　　DATA_F => SYNTHESIZED_WIRE_3,　　DATA_N =&

80、gt; SYNTHESIZED_WIRE_4,　　KSEL => SEL);　　b2v_inst3 : ctrl　　PORT MAP(DATA_M => SYNTHESIZED_WIRE_0,　　DATA_B => SYNTHESIZED_WIRE_1,

81、　　CQD => SYNTHESIZED_WIRE_2,　　DATA_F => SYNTHESIZED_WIRE_3,　　DATA_N => SYNTHESIZED_WIRE_4,　　MIMAIN => MIMAIN,<

82、;p>　　SETIN => SETIN,　　OLD => OLD,　　ENLOCK => ENLOCK,　　DATA_BCD => DATA_BCD);　　b2v_inst4 : ym　　PORT M

83、AP(DATA_BCD => DATA_BCD(15 DOWNTO 12),　　DOUT7 => SEG_SM4);　　b2v_inst5 : ym　　PORT MAP(DATA_BCD => DATA_BCD(11 DOWNTO 8),　　DOUT7

84、=> SEG_SM3);　　b2v_inst6 : ym　　PORT MAP(DATA_BCD => DATA_BCD(7 DOWNTO 4),　　DOUT7 => SEG_SM2);　　END bdf_type;

85、;　　第四章模塊元件及其仿真　　4.1 輸入模塊元件及其仿真　　4.1.1 輸入模塊元件　　圖4.1.1　　4.1.2 輸入模塊仿真　　圖4.1.2&l

86、t;/p>　　分析：圖4.2 CLK是在下降沿有效，當(dāng)KRY有信號(hào)輸入時(shí)，在下降沿有五個(gè)信號(hào)輸出作為下一個(gè)元件的輸入信號(hào)，其中有兩個(gè)將直接輸出。　　4.2 控制模塊元件及其仿真　　4.2.1 控制模塊元件　　圖4.2.1&l

87、t;p>　　4.2.2 控制模塊仿真　　圖4.2.2　　分析：以輸入模塊的輸出信號(hào)作為輸入信號(hào)實(shí)現(xiàn)控制功能。　　4.3 顯示模塊元件及其仿真　　4.3.1 顯示模塊元件

88、　　圖4.3.1　　4.3.2 顯示模塊仿真　　圖4.3.2　　分析：輸入“0110”時(shí)，輸出"1111101"，即數(shù)碼管顯示數(shù)字6。當(dāng)輸入“1010”（即大于9）時(shí)，數(shù)碼管無顯示。模塊工作正常。

89、;　　第五章總程序設(shè)計(jì)　　5.1整體組裝設(shè)計(jì)原理圖　　5.1 全局模塊連接圖　　5.2 整體組合元件　　圖5.2 整體模塊　　5.3 頂層模塊仿真<

90、;/p>　　仿真說明：此組合模塊基本實(shí)現(xiàn)了密碼鎖的設(shè)計(jì)要求，具有數(shù)碼輸入、數(shù)碼顯示、數(shù)碼存儲(chǔ)、密碼鎖定、密碼重設(shè)和密碼清除的功能?；具_(dá)到了最初要達(dá)到的要求。　　第六章結(jié)論和問題討論　　6.1 完成實(shí)驗(yàn)程度　　本次試驗(yàn)基本達(dá)到預(yù)期目標(biāo)，完成了密碼鎖的基本功能。

91、　　6.2 遇到的問題。　　本次課程設(shè)計(jì)，遇到了很多問題，首先是自己對(duì)軟件方面的不熟悉，造成了很多的誤操作，修改這些誤操作引起的錯(cuò)誤耗費(fèi)了大量時(shí)間和精力。其次，基礎(chǔ)知識(shí)掌握的不夠牢靠，很多好的設(shè)想，沒辦法在自己手中一一加入本次課程設(shè)計(jì)，頗為遺憾。在往后，當(dāng)對(duì)這樣的課程設(shè)計(jì)了解更深入以后，我會(huì)重新再做一次，將自己的設(shè)想一一加入，不再以只是為了做一個(gè)簡(jiǎn)單的密碼鎖為目標(biāo)，要做一個(gè)真正

92、具有使用價(jià)值的密碼鎖。最后印象最深的就是關(guān)于開發(fā)系統(tǒng)版本不同所造成的問題了，由于本人經(jīng)常往返于不同計(jì)算機(jī)，各臺(tái)計(jì)算機(jī)的Quarters版本不盡相同，有的時(shí)候無法運(yùn)行已經(jīng)通過編譯的程序。　　6.3 存在的不足和改進(jìn)思路　　本次課程設(shè)計(jì)做的鎖，有幾點(diǎn)不是很滿意。一是沒有設(shè)計(jì)報(bào)警系統(tǒng)，譬如輸錯(cuò)三次自己報(bào)警?；蛘哒Z音提示，提示錯(cuò)誤，或者密碼設(shè)置相關(guān)的語音等等。用

93、揚(yáng)聲器，計(jì)數(shù)器等等經(jīng)過調(diào)試就可以實(shí)現(xiàn)。　　6.4 心得體會(huì)　　經(jīng)過這兩個(gè)星期系統(tǒng)的學(xué)習(xí)，初步了解了EDA工程設(shè)計(jì)的步驟，初步了解了QuartusII軟件的應(yīng)用。經(jīng)過這次課程設(shè)計(jì)，我充分的了解到了自主學(xué)習(xí)的重要性，進(jìn)一步加深了對(duì)于所學(xué)知識(shí)對(duì)于在實(shí)際工作中的重要作用。實(shí)際動(dòng)手操作起來，才發(fā)現(xiàn)自己在課堂當(dāng)中學(xué)習(xí)的種種不足。

94、總的來說，這次課程設(shè)計(jì)，雖然最后的成果，還是有著很多的缺陷。但是這并不妨礙我對(duì)自己將來工作的了解，我認(rèn)為我此次的收獲，達(dá)到了課程設(shè)計(jì)所要求的各個(gè)方面。所以，對(duì)我來說，這是一次成功的課程設(shè)計(jì)。　　在本次課程設(shè)計(jì)的過程中，曾得到過老師與幾位同學(xué)的悉心指導(dǎo)與幫助，才使得我們的設(shè)計(jì)非常圓滿的完成，在此對(duì)他們表示我們最衷心的感謝，謝謝你們！　　因?qū)W習(xí)知識(shí)的能力和時(shí)

95、間有限，并且此次EDA課程設(shè)計(jì)對(duì)于我們來說還只是初體驗(yàn)，因此在本次的課程設(shè)計(jì)過程中，難免存在錯(cuò)誤，懇請(qǐng)老師給以批評(píng)指正，并再次感謝曾幫助過我們的老師和幾位同學(xué)。　　參考文獻(xiàn)　　(1) 潘松，黃繼業(yè)編著．《EDA技術(shù)實(shí)用教程》．清華大學(xué)出版社. 2007　　(2) 閻石編著，《

眾賞文庫> 全部分類> 畢業(yè)設(shè)計(jì)

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