組成原理課程設計報告---嵌入式的8位cisc模型機設計

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文檔簡介

1、　　嵌入式的8位CISC模型機設計　　目錄　　實驗目的　　二、設計題目及要求　　三、設計方案：<

2、/p>　　1.模型機的總體設計　　2. 微程序控制器的組成原理框圖 　　3. 模型機機器指令格式和指令系統 　　4. 時序產生器的設計原理及時序波形圖 　　5. 微程序流程圖 　　6. 匯編語言源程序

3、　　四、設計的過程與步驟 　　五、模型機的各單元VHDL源程序　　模型機系統頂層電路圖　　七、模型機的時序仿真波形圖　　八、設計總結

4、　　九、參考文獻　　嵌入式的8位CISC模型機設計　　實驗目的：　　1. 通過課程設計加深對計算機各功能部件的理解；掌握數據信息流和控制信息流的流動和實現過程，建立起整機概念；培養(yǎng)設計、開發(fā)和調試計算機的能力。

5、　2. 提高使用EDA工具軟件和可編程器件芯片的基本技能。 　　3. 培養(yǎng)科學研究的獨立工作能力，取得工程設計與組裝調試的實踐和經驗。 　　二、設計題目及要求：　　設計一臺8位的CISC模型機，要求具有以下驗證程序所要求的功能：　　求出1到任意一個整數N之間的所有奇數之和

6、并輸出顯示，和單字節(jié)長。說明：N從開關輸入，和數碼管輸出，然后輸出顯示停止。　　三、設計方案：　　1.模型機的總體設計　　模型機的總體設計的內容包括確定各種部件的設置以及它們之間的數據通路結構。CISC模型機由CISC微處理器、地址寄存器AR、ROM和RAM存儲器等組成。微處

7、理器由算術邏輯運算單元ALU、狀態(tài)條件寄存器、累加器AC、數據暫存器DR、通用寄存器R0～R2、程序計數器PC、指令寄存器IR、操作控制器和時序產生器組成。CISC模型機的操作控制器采用微程序控制器。根據模型機功能要求，畫出如圖1所示模型機數據通路框圖。 　　圖1 模型機數據通路框圖　　2. 微程序控制器的組成原理框圖 <

8、p>　　微程序控制器組成原理框圖如圖2所示。它主要由控制器、微指令寄存器和地址轉移邏輯電路三大部分組成，其中微指令寄存器分為微地址寄存器和微命令寄存器兩部分。 　　圖2 微程序控制器組成原理框圖 　　3. 模型機機器指令格式和指令系統 　　CISC模型機的指令系統采用復雜的指令格式、多種指令字長度和多種

9、尋址方式，但指令功能強大，單條指令的執(zhí)行速度較慢。為了完成題目所要求的功能，模型機的指令系統共設計了8條不同的功能指令。指令字長度有單字長（1個字節(jié)）和雙字長（2個字節(jié)）兩種；尋址方式有三種，分別是寄存器尋址、直接尋址和立即尋址。這8條指令是IN1（輸入），MOV（將一個數送入寄存器），CMP（比較），JB（小于跳轉），ADD（兩數相加），INC（自增1），JMP（無條件跳轉），OUT1（輸出）。 <p&g

10、t;　　下面分別介紹這些指令的格式： 　?。?）、I/O指令　　輸入（IN1）采用單字節(jié)指令，其格式如下： 　　輸入（OUT1）采用單字節(jié)指令，其格式如下： 　　說明：RS 為源寄存器， RD為目的寄存器。&l

11、t;p>　?。?）、轉移指令　　條件轉移指令（JB）和無條件轉移指令（JMP）采用雙字節(jié)指令，其格式如下： 　　“addr”中的值就是要轉移的地址值。 　　（3）、比較指令和相加指令　　比較（CMP）指令和相加指令（ADD）采用

12、單字節(jié)指令，其格式如下： 　　（4）、MOV指令　　MOV指令采用雙字節(jié)指令，其格式如下： 　　說明：“data”為立即數。 　　（5）、自增指令　　自增

13、1指令（INC）指令采用單字節(jié)指令，其格式如下： 　　以下是對Rs和Rd的規(guī)定： 　　模型機規(guī)定數據的表示采用定點整數補碼表示，單字長為8位，其格式如下： 　　模型機的指令系統中共有8條基本指令，表1列出每條指令的助記符號、指令格式和功能。 　　表1 8條機器指令的助記

14、符號、指令格式和功能 　　4. 時序產生器的設計原理及時序波形圖 　　CISC微處理器的時鐘信號Q和清除信號CLR由外部輸入，節(jié)拍脈沖信號Ti由時序產生器產生。圖4-14描述了節(jié)拍脈沖信號與外部時鐘信號、清除信號的時序關系。 　　由圖3可以看出，節(jié)拍脈沖信號T1、T2、T3、T4實際上是以Q為時鐘輸入信號的計數狀

15、態(tài)經過譯碼器譯碼后生成的，因此可寫出節(jié)拍脈沖信號的邏輯表達式，并用VHDL語言實現之，然后將它創(chuàng)建為一個元件符號，供頂層電路調用。 　　圖3 T1、T2、T3、T4與CLR、Q之間的時序關系圖 　　如果系統的時鐘控制信號（即工作脈沖P）是在T1、T2、T3或T4的中間產生，且上升沿有效，則它產生方法是：先將Q取反，再和節(jié)拍脈沖信號Ti相“與”得到。如圖

16、4所示。　　圖4 時鐘控制信號的形成方法 　　5. 微程序流程圖 　　根據模型機的數據通路圖（圖1）以及所有指令在CISC模型機中的操作過程，畫出所有機器指令的微程序流程圖，如圖5所示。圖中每個框為一個CPU周期（包含T1～T4共4個節(jié)拍脈沖周期）對應于一條微指令?？蛑猩厦娴氖M制數表示的是當前微指令在控制

17、存儲器中的微地址；框中下面的十六進制數表示的是當前微指令的后續(xù)微坡地。在編寫微指令時，圖中的菱形框從屬于它上面的方框。 　　圖5 CISC模型機中所有機器指令的微程序流程圖 　　6. 匯編語言源程序 　　算法思想為：采用R0寄存器存放從開關輸入的任意一個整數，R1存放準備參加累加運算的奇數，R2存放累加的和，

18、用一個循環(huán)程序實現如下： 　　功能　　IN1 R0 從開關輸入任意一個整數n→R0 　　MOV R1,1 將立即數1→R1（R1用于存放參與運算的奇數） 　　MOV R2,0 將立即數0→

19、R2 (R2用于存放累加和) 　　L1:CMP R0,R1 將R0的整數n與R1的奇數進行比較,鎖存CY和ZI 　　JB L2 小于,則轉到L2處執(zhí)行 　　ADD R1,R2 否則,累加求和,并將R1的內容加2,形成下一個奇數

20、　　INC R1 　　INC R1 　　JMP L1 無條件跳轉到L1處繼續(xù)執(zhí)行 　　L2: OUT R2 輸出累加和 　　JMP L2 循環(huán)顯

21、示 　　四、設計的過程與步驟 　　1、設計各單元電路　　首先設計出模型機中所有的單元部件，可以使用VHDL語言文件（.vhd）或者電路圖形描述文件(.gdf)對模型機中的各個部件進行設計，并使之成為可供系統調用的元件符號。　?。?）、

22、ALU單元 　　算術邏輯運算單元ALU可執(zhí)行三種運算，即加、比較和加1運算。ALU的三種運算受S0、S1控制，具體如表3所示。 　　表3 算術邏輯運算單元ALU的功能表 　　ALU單元文本設計實驗操作方法提示: 　　a. 在MAX+plusII的文本編輯方式下完成ALU

23、部件的VHDL源程序編輯，用ALU.vhd為文件名存入工程目錄（D :\CISC）中。　　b. 在MAX+plus II窗口下，選擇File→Project→Set Project to Current File命令，將設計文件設置當前工程。然后執(zhí)行MAX+plus II菜單下“Compiler”命令對設計文件進行編譯, 檢查設計文件中的錯誤。 　　c.

24、在MAX+plus II窗口下，執(zhí)行“File”菜單中的“Create Default Symbol”命令，可為通過編譯的文本設計文件創(chuàng)建一個元件符號，并保存在工程目錄中。 　?。?）、狀態(tài)條件寄存器單元 　　狀態(tài)條件寄存器用來在進行比較運算時鎖存借位標志（FC/CY）和零標志（FZ/ZI），在進行條件轉移時其內容作為判斷的依據。

25、　　狀態(tài)條件寄存器單元設計實驗操作方法與ALU單元設計實驗操作方法相同，以后的單元設計實驗操作方法不再重復說明。　?。?）、暫存寄存器、通用寄存器、地址寄存器、指令寄存器單元 　　模型機中暫存寄存器、通用寄存器、地址寄存器、指令寄存器都采用8位數據寄存器LS273元件，只是上述各個寄存器實體的命名分別為：AC,DR,R0,R1,R2,

26、AR,IR。　?。?）、1：2分配器單元 　　1：2分配器單元用來將ALU的運算結果或通用寄存器的內容（經3選1多路選擇器）回送到數據總線，或者將ALU的運算結果或通用寄存器的內容送往輸出設備顯示。1：2分配器單元的功能描述見表4。1：2分配器單元元件符號如圖9所示。 　　（5）、3選1數據選擇器單元 </

27、p>　　3選1數據選擇器單元MUX3在數據輸入控制信號SW_B、只讀存儲器片選控制信號CS的控制下，用來從外部輸入數據端ID[7..0]、4選1多路選擇器的輸出端N1[7..0]和只讀存儲器ROM的輸出端N2[7..0]選擇一個8位的數據進入內部數據總線。3選1數據選擇器單元的功能表見表5。3選1數據選擇器單元元件符號如圖10所示。 　　（6）、4選1數據選擇器單元

28、　　4選1數據選擇器單元MUX4在數據輸入控制信號C（R0_B）、D（R1_B）、E（R2_B）、F（ALU_B）的控制下，用來從有三個通用寄存器的數據輸出端和ALU的數據輸出端選擇一個8位的數據輸入1：2分配器的數據輸入端。4選1數據選擇器單元的功能表6，4選1數據選擇器單元元件符號如圖11所示。 　?。?）、程序計數器單元 &

29、lt;p>　　程序計數器單元的元件符號如圖12，它在控制信號的控制下具有清“0”，置計數初值和加1功能，其作用是保證程序的順序執(zhí)行，在執(zhí)行跳轉指令時，通過修改PC的值達到程序轉移分支的目的。程序計數器PC的輸出直接送往地址寄存器AR（LS273芯片）。　　表7 程序計數器PC的功能表 　?。?）、主存儲器單元 <p&

30、gt;　　CISC模型機由于只運行完成一定功能的程序而不需要進行數據處理，所以只采用ROM芯片作為它的主存儲器單元，沒有配置讀寫存儲器RAM芯片。它的主存儲器單元是一片256×8位的ROM芯片，如圖13所示。ADDR[7..0]為8位坡地輸入端，CS為片選信號，DOUT[7..0] 為8位數據輸出端，它的功能表見表8。 　　表8 主存儲器ROM16的功能表 &

31、lt;p>　　在CISC模型機中，ROM芯片的讀操作時序如圖6所示，ROM的讀操作僅與片選信號CS有關，CS為低電平有效，有效電平的范圍為一個CPU周期。　　圖6 CISC模型機中ROM芯片的讀操作時序圖 　　在圖13中，主存儲器的地址輸入端直接與地址寄存器的輸出相連，數據輸出端經3選1數據選擇器送往數據總線。主存儲器單元的VHDL程序</p

32、>　　（9）、時序產生器單元 　　時序產生器主要用來產生節(jié)拍脈沖信號（T1、T2、T3、T4），對各種控制信號實施時間上控制。時序產生器單元元件符號如圖15所示，它內容采用一個2位普通計數器，計數值譯碼后產生節(jié)拍脈沖信號（T1、T2、T3、T4），Q為外部時鐘輸入信號。時序產生器單元的功能表如表9所示。 　　表9 時序產生器

33、單元COUNTER的功能表 　?。?0）、微程序控制器單元 　　微程序控制器器由地址轉移邏輯電路ADDR、微地址寄存器aa、控制存儲器CONTROM和微命令寄存器MCOMMAND等幾部分組成。為了方便電路的設計與連線，在進行本模型機微程序控制器單元內部結構設計時，增加了F1、F2和F3共三個用于多根單線與總線之間轉換的器件。 &l

34、t;p>　　微程序控制器單元的內部結構如圖7所示，微程序控制器單元元件符號如圖7所示。 　　圖7 微程序控制器的內部結構圖 　　a、地址轉換邏輯電路 　　地址轉換邏輯電路ADDR設計原理在前面設計方案中作了詳細介紹，這里不再說明。　　b、微地址寄存器 </

35、p>　　微地址寄存器aa的內部結構如圖8所示，微地址寄存器aa的元件符號如圖20所示。 　　圖8 微地址寄存器aa的內部結構 　　微地址寄存器aa設計的實驗操作方法說明:它需要采用MAX+plusII的VHDL文本設計法和電路圖形設計法相結合的方法完成。首先用VHDL文本設計法完成觸發(fā)器MMM元件符號的創(chuàng)建，然后用圖形輸入

36、設計法完成微地址寄存器aa元件符號創(chuàng)建。 　　c、控制存儲器 　　控制存儲器中存放的所有微指令和對應的微地址均來自設計方案的微指令列表（即表2）。 　　d、微命令寄存器 　　說明：在上述程序設計中，為了實現對源寄存器和目標寄存器的

37、選擇，采用了寄存器邏輯譯碼功能。表10為寄存器邏輯譯碼功能表（一），表11為寄存器邏輯譯碼功能表（二）。 　　表10 寄存器邏輯譯碼功能表（一） 　　表11 寄存器邏輯譯碼功能表（二） 　　18個單元元件符號如下圖9　　圖9 各單元元件符號&l

38、t;p>　　微程序控制器單元crom設計的實驗操作方法說明:首先用MAX+plusII的VHDL文本設計法完成地址轉換邏輯電路ADDR、控制存儲器CONTROM、微命令寄存器MCOMMAND、微地址轉換器F1、微地址轉換器F2和微地址轉換器F3等元件符號的創(chuàng)建；然后用MAX+plusII的文本輸入法和圖形輸入設計法相結合的方法完成微地址寄存器aa元件符號創(chuàng)建；最后用圖形輸入設計法完成微程序控制器單元crom編譯和元件符號創(chuàng)建。 &

39、lt;/p>　　2、設計CISC模型機的頂層電路圖 　　在完成了CISC模型機的所有單元元件的設計后，就可以進行CISC模型機的頂層電路或頂層文件設計工作。在MAX+plusII下設計的CISC模型機的頂層電路如圖27所示，其頂層電路的功能也可直接采用VHDL語言程序來描述。 　　五、模型機的各單元VHDL源程序</p&

40、gt;　　------------------------ALU的VHDL源程序ALU.vhd --------------------------------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGI

41、C_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.all; 　　ENTITY ALU IS 　　PORT( 　　A: IN STD_LOGIC_VECTOR(7 DOWNTO 0); </p&

42、gt;　　B: IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　S1,S0: IN STD_LOGIC; 　　BCDOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ; 　　CY,ZI: OUT STD_LOGIC &l

43、t;p>　　); 　　END ALU; 　　ARCHITECTURE A OF ALU IS 　　SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0); <p&g

44、t;　　BEGIN 　　PROCESS(S1,S0) 　　BEGIN 　　IF(S1='0' AND S0='0') THEN --ADD 　　AA<=

45、9;0'&A; 　　BB<='0'&B; 　　TEMP<=AA+BB; 　　BCDOUT<=TEMP(7 DOWNTO 0); 　　CY<=TEMP(8); 　　IF

46、 (TEMP="100000000") THEN 　　ZI<='1'; 　　ELSE 　　ZI<='0'; &l

47、t;p>　　END IF; 　　ELSIF(S1='0' AND S0='1') THEN --CMP(SUB) 　　BCDOUT<=A-B; 　　IF(A<B) THEN <b

48、>　　CY<='1'; 　　ZI<='0'; 　　ELSIF(A=B) THEN 　　CY<='0';

49、　　ZI<='1'; 　　ELSE 　　CY<='0'; 　　ZI<='0'; </p&g

50、t;　　END IF; 　　ELSIF(S1='1' AND S0='0') THEN --INC 　　AA<='0'&A; 　　TEMP<=A+1; <p

51、>　　BCDOUT<=TEMP(7 DOWNTO 0); 　　CY<=TEMP(8); 　　IF (TEMP="100000000") THEN 　　ZI<='1'; <

52、;b>　　ELSE 　　ZI<='0'; 　　END IF; 　　ELSE 　　BCDOUT<=&quo

53、t;00000000" ; 　　CY<='0'; 　　ZI<='0'; 　　END IF; 　　END

54、PROCESS; 　　END A; 　　-------------------狀態(tài)條件寄存器的VHDL源程序LS74.vhd -----------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.A

55、LL; 　　ENTITY LS74 IS 　　PORT( 　　LDFR: IN STD_LOGIC; 　　CY,ZI: IN STD_LOGIC; 　　FC,FZ: OUT STD_LOGIC

56、 　　); 　　END LS74; 　　ARCHITECTURE A OF LS74 IS 　　BEGIN 　　PROCESS(LDFR) </p&

57、gt;　　BEGIN 　　IF(LDFR'EVENT AND LDFR='1') THEN 　　FC<=CY; 　　FZ<=ZI; </

58、p>　　END IF; 　　END PROCESS; 　　END A; 　　--------------LS273單元設計的VHDL語言程序------------------------

59、　　-- 8位數據寄存器的VHDL源程序LS273.vhd 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY LS273 IS 　　PORT( <

60、/p>　　D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　CLK: IN STD_LOGIC; 　　O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 　　); <p&g

61、t;　　END LS273; 　　ARCHITECTURE A OF LS273 IS 　　BEGIN 　　PROCESS(CLK) 　　BEGIN

62、IF(CLK'EVENT AND CLK='1') THEN 　　O<=D; 　　END IF; 　　END PROCESS; 　　END A; &

63、lt;/b>　　-------------------- 1：2分配器的VHDL源程序FEN2.vhd ------------------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY FEN2 IS

64、 　　PORT( 　　WR,LED_B:IN STD_LOGIC; 　　X:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　W1,W2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) </

65、p>　　); 　　END FEN2; 　　ARCHITECTURE A OF FEN2 IS 　　BEGIN 　　PROCESS(LED_B,WR)

66、;　　BEGIN 　　IF(LED_B='0' AND WR='0') THEN 　　W2<=X; 　　ELSE &

67、lt;p>　　W1<=X; 　　END IF; 　　END PROCESS; 　　END A; 　　-------------3選1數據選擇器單元

68、VHDL源程序MUX3.vhd ---------------------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY MUX3 IS 　　PORT( </p&g

69、t;　　ID:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　SW_B,CS:IN STD_LOGIC; 　　N1,N2:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　EW:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) <

70、;/p>　　); 　　END MUX3; 　　ARCHITECTURE A OF MUX3 IS 　　BEGIN 　　PROCESS(SW_B,CS) </p&g

71、t;　　BEGIN 　　IF(SW_B='0') THEN 　　EW<=ID; 　　ELSIF(CS='0')THEN

72、;　　EW<=N2; 　　ELSE 　　EW<=N1; 　　END IF; 　　END PROCESS;

73、　　END A; 　　------------------4選1數據選擇器單元VHDL源程序MUX4.vhd -----------------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; </p&g

74、t;　　ENTITY MUX4 IS 　　PORT( 　　C,D,E,F: IN STD_LOGIC; 　　X1,X2,X3,X4: IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　W: o

75、ut STD_LOGIC_VECTOR(7 DOWNTO 0) 　　); 　　END MUX4; 　　ARCHITECTURE A OF MUX4 IS 　　SIGNAL SEL: STD_LOGIC_VECTOR(3 DOWNTO

76、0); 　　BEGIN 　　SEL<=F&E&D&C; 　　PROCESS(SEL) 　　BEGIN 　　-- CASE S

77、EL IS 　　-- WHEN "1110"=> 　　-- W<=X1; 　　-- WHEN "1101"=> 　　-- W<=X2; 　　-- WHEN "

78、;1011"=> 　　-- W<=X3; 　　-- WHEN "0111"=> 　　-- W<=X4; 　　-- WHEN OTHERS => 　　--

79、 NULL; 　　--END CASE; 　　IF(SEL="1110") THEN --R0_out 　　W<=X1; 　　ELSIF(SEL="1101") THE

80、N --R1_out 　　W<=X2; 　　ELSIF(SEL="1011") THEN --R2-out 　　W<=X3; 　　ELSIF(SEL="0

81、111") THEN --ALU_out 　　W<=X4; 　　ELSE 　　null; 　　END IF; </b&

82、gt;　　END PROCESS; 　　END A; 　　---------------------程序計數器單元VHDL源程序PC.vhd ------------------　　LIBRARY IEEE;

83、　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY PC IS 　　POR

84、T( 　　load,LDPC,CLR: IN STD_LOGIC; 　　D: IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) 　　); &l

85、t;/b>　　END PC; 　　ARCHITECTURE A OF PC IS 　　SIGNAL QOUT: STD_LOGIC_VECTOR(7 DOWNTO 0); 　　BEGIN &

86、lt;/p>　　PROCESS(LDPC,CLR,load) 　　BEGIN 　　IF(CLR='0') THEN 　　QOUT<="00000000"; 　　EL

87、SIF(LDPC'EVENT AND LDPC='1') THEN 　　IF(load='0') THEN 　　QOUT<=D; --BUS->PC 　　ELSE 　　QOUT<

88、;=QOUT+1; --PC+1 　　END IF; 　　END IF; 　　END PROCESS; 　　O<=QOUT; &

89、lt;p>　　END A; 　　-----------------------主存儲器單元VHDL源程序ROM16.vhd ------------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; &l

90、t;p>　　USE IEEE.STD_LOGIC_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY ROM16 IS 　　PORT( 　　DOUT:OUT STD_LO

91、GIC_VECTOR(7 DOWNTO 0); 　　ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0); 　　CS:IN STD_LOGIC 　　); 　　END ROM16; <p

92、>　　ARCHITECTURE A OF ROM16 IS 　　BEGIN 　　DOUT<="10000000" WHEN ADDR="00000000" AND CS='0' ELSE 　　"10

93、010001" WHEN ADDR="00000001" AND CS='0' ELSE 　　"00000001" WHEN ADDR="00000010" AND CS='0' ELSE 　　"10010010" WHEN ADDR

94、="00000011" AND CS='0' ELSE 　　"00000000" WHEN ADDR="00000100" AND CS='0' ELSE 　　"10100001" WHEN ADDR="00000101"

95、AND CS='0' ELSE 　　"10110000" WHEN ADDR="00000110" AND CS='0' ELSE 　　"00001101" WHEN ADDR="00000111" AND CS='0' ELS

96、E 　　"11000110" WHEN ADDR="00001000" AND CS='0' ELSE 　　"11010001" WHEN ADDR="00001001" AND CS='0' ELSE

97、;　　"11010001" WHEN ADDR="00001010" AND CS='0' ELSE 　　"11100000" WHEN ADDR="00001011" AND CS='0' ELSE 　　"00000101"

98、; WHEN ADDR="00001100" AND CS='0' ELSE 　　"11111000" WHEN ADDR="00001101" AND CS='0' ELSE 　　"11100000" WHEN ADDR="0000

99、1110" AND CS='0' ELSE 　　"00001101" WHEN ADDR="00001111" AND CS='0' ELSE 　　"00000000"; 　　END A; &l

100、t;/b>　　--------------時序產生器單元的VHDL源程序COUNTER.vhd ---------------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_AR

101、ITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY COUNTER IS 　　PORT( 　　Q,CLR: IN STD_LOGIC;

102、　T2,T3,T4: OUT STD_LOGIC 　　); 　　END COUNTER; 　　ARCHITECTURE A OF COUNTER IS 　　SIGNAL X: STD_LOGIC_VECTOR(1 DOWNTO 0);

103、 　　BEGIN 　　PROCESS(Q,CLR) 　　BEGIN 　　IF(CLR='0') THEN 　　T2<

104、;='0'; 　　T3<='0'; 　　T4<='0'; 　　X<="00"; </p&

105、gt;　　ELSIF(Q'EVENT AND Q='1') THEN 　　X<=X+1; 　　T2<=(NOT X(1)) AND X(0); 　　T3<=X(1) AND (NOT X(0)); </p&

106、gt;　　T4<=X(1) AND X(0); 　　END IF; 　　END PROCESS; 　　END A; 　　------------------地址轉換邏輯

107、電路的VHDL源程序ADDR.vhd-------------- 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　ENTITY ADDR IS 　　PORT(

108、　　I7,I6,I5,I4:IN STD_LOGIC; 　　FZ,FC,T4,P1,P2:IN STD_LOGIC; 　　SE6,SE5,SE4,SE3,SE2,SE1:OUT STD_LOGIC 　　); 　　EN

109、D ADDR; 　　ARCHITECTURE A OF ADDR IS 　　BEGIN 　　SE6<='1'; 　　SE5<=NOT((NOT FC OR FZ)AND P2 AND T4); </p

110、>　　SE4<=NOT(I7 AND P1 AND T4); 　　SE3<=NOT(I6 AND P1 AND T4); 　　SE2<=NOT(I5 AND P1 AND T4); 　　SE1<=NOT(I4 AND P1 AND T4);

111、　　END A; 　　-------------------觸發(fā)器MMM的VHDL源程序MMM.vhd---------------- 　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL;

112、　　ENTITY MMM IS 　　PORT( 　　SE:IN STD_LOGIC; 　　T2:IN STD_LOGIC; 　　D:IN STD_LOGIC; 　　CLR:I

113、N STD_LOGIC; 　　UA:OUT STD_LOGIC 　　); 　　END MMM; 　　ARCHITECTURE A OF MMM IS &l

114、t;b>　　BEGIN 　　PROCESS(CLR,SE,T2) 　　BEGIN 　　IF(CLR='0') THEN 　　UA<='0'; </

115、b>　　ELSIF(SE='0')THEN 　　UA<='1'; 　　ELSIF(T2'EVENT AND T2='1') THEN 　　UA<

116、;=D; 　　END IF; 　　END PROCESS; 　　END A; 　　---------------控制存儲器CONTROM的VHDL源程序CONTROM.vhd

117、-----------　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL; 　　USE IEEE.STD_LOGIC_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

118、　　ENTITY CONTROM IS 　　PORT(ADDR: IN STD_LOGIC_VECTOR(5 DOWNTO 0); 　　UA:OUT STD_LOGIC_VECTOR(5 DOWNTO 0); 　　D:OUT STD_LOGIC_VECTOR(18 DOWNTO 0) <

119、/p>　　); 　　END CONTROM; 　　ARCHITECTURE A OF CONTROM IS 　　SIGNAL DATAOUT: STD_LOGIC_VECTOR(24 DOWNTO 0);

120、　　BEGIN 　　PROCESS(ADDR) 　　BEGIN 　　CASE ADDR IS 　　WHEN "000000" => DATAOUT<="1

121、110011001001111000000010"; 　　WHEN "000010" => DATAOUT<="1001011001001011010001000"; 　　WHEN "000011" => DATAOUT<="1000111001001

122、011000000000"; 　　WHEN "000100" => DATAOUT<="1000001001011111000000101"; 　　WHEN "000101" => DATAOUT<="1000011011001111100000000

123、"; 　　WHEN "000110" => DATAOUT<="1000001001011111000000111"; 　　WHEN "000111" => DATAOUT<="1000111000001111000000000"; <

124、/p>　　WHEN "001000" => DATAOUT<="1000111001001101000000000"; 　　WHEN "001001" => DATAOUT<="1110011001001111000000011"; <

125、p>　　WHEN "001010" => DATAOUT<="1000010001101111000000100"; 　　WHEN "001011" => DATAOUT<="1110011001001111001100000"; 　　WHEN

126、"001100" => DATAOUT<="1000010001101111000000110"; 　　WHEN "001101" => DATAOUT<="1000001001101111000010010"; 　　WHEN "001110

127、" => DATAOUT<="1110011001001111000010011"; 　　WHEN "001111" => DATAOUT<="1000010001000110000000000"; 　　WHEN "010010" =>

128、 DATAOUT<="1000111100001111000000000"; 　　WHEN "010011" => DATAOUT<="0100011001001011000000000"; 　　WHEN "100000" => DATAOUT<

129、="0100011001001011000000000"; 　　WHEN "110000" => DATAOUT<="1000011001001111000000000"; 　　WHEN OTHERS => DATAOUT<="10000110010011110

130、00000000"; 　　END CASE; 　　UA(5 DOWNTO 0)<=DATAOUT(5 DOWNTO 0); 　　D(18 DOWNTO 0)<=DATAOUT(24 DOWNTO 6); 　　END PROCESS; </p&g

131、t;　　END A; 　　-----------------微命令寄存器MCOMMAND的VHDL源程序MCOMMAND.vhd -----　　LIBRARY IEEE; 　　USE IEEE.STD_LOGIC_1164.ALL;

132、　　USE IEEE.STD_LOGIC_ARITH.ALL; 　　USE IEEE.STD_LOGIC_UNSIGNED.ALL; 　　ENTITY MCOMMAND IS 　　PORT( 　　T2,T3,T4

133、,I3,I2,I1,I0:IN STD_LOGIC; 　　O:IN STD_LOGIC_VECTOR(18 DOWNTO 0); 　　P1,P2,LOAD,LDPC,LDAR,LDIR,LDR0,LDR1,LDR2,R0_B,R1_B,R2_B,S1,S0, 　　ALU_B,LDAC,LDDR,WR,CS,SW_

134、B,LED_B,LDFR:OUT STD_LOGIC 　　); 　　END MCOMMAND; 　　ARCHITECTURE A OF MCOMMAND IS 　　SIGNAL DATAOUT:STD_LOGIC_VECTOR(18

135、DOWNTO 0); 　　BEGIN 　　PROCESS(T2) 　　BEGIN 　　IF(T2'EVENT AND T2='1') THEN &l

136、t;p>　　DATAOUT(18 DOWNTO 0)<=O(18 DOWNTO 0); 　　END IF; 　　P2<=DATAOUT(0); 　　P1<=DATAOUT(1); 　　LDFR<=DATA

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