eda數(shù)字頻率計(jì)課程設(shè)計(jì)說(shuō)明書

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eda數(shù)字頻率計(jì)課程設(shè)計(jì)說(shuō)明書_第1頁(yè)

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文檔簡(jiǎn)介

1、　　目錄　　第一章設(shè)計(jì)任務(wù)及要求1　　1.1設(shè)計(jì)任務(wù)1　　1.2設(shè)計(jì)要求1　　1.2.1整體功能要求1&

2、lt;p>　　1.2.1測(cè)試要求1　　第二章設(shè)計(jì)思路2　　2.1數(shù)字頻率計(jì)介紹2　　2.2設(shè)計(jì)原理2　　2.2.1頻率測(cè)量的基本原理2　　2.2.2整體方框圖及原理2<

3、;/p>　　第三章模塊介紹4　　3.1閘門產(chǎn)生模塊4　　3.1.1閘門模塊介紹4　　3.1.2閘門模塊verilog語(yǔ)言程序描述及仿真4　　3.2計(jì)數(shù)模塊5<p&g

4、t;　　3.2.1計(jì)數(shù)模塊介紹5　　3.2.2計(jì)數(shù)模塊模塊verilog語(yǔ)言程序描述及仿真5　　3.3鎖存器模塊6　　3.3.1鎖存器模塊介紹6　　3.3.2鎖存器模塊verilog語(yǔ)言程序描述及仿真6　　3.4譯碼器模

5、塊7　　3.4.1譯碼器模塊介紹7　　3.4.2閘門模塊verilog語(yǔ)言程序描述及仿真7　　3.5掃描顯示模塊8　　3.5.1掃描顯示模塊介紹8　　3.5.2掃描顯示模塊verilog語(yǔ)言程序描述及仿真9</p

6、>　　第四章數(shù)字頻率計(jì)的實(shí)現(xiàn)10　　4.1數(shù)字頻率計(jì)的verilog語(yǔ)言程序描述及仿真10　　4.2數(shù)字頻率計(jì)的FPGA芯片實(shí)現(xiàn)14　　第五章心得體會(huì)15　　第一章設(shè)計(jì)任務(wù)及要求<

7、b>　　1.1設(shè)計(jì)任務(wù)　　采用測(cè)頻法設(shè)計(jì)一個(gè)數(shù)字顯示的數(shù)字頻率計(jì)，被測(cè)試的頻率可由基準(zhǔn)頻率分頻得到。其中應(yīng)利用硬件描述語(yǔ)言Verilog、EDA軟件QuartusⅡ和硬件平臺(tái)Cyclone/CycloneⅡFPGA進(jìn)行電路系統(tǒng)的設(shè)計(jì)。　　1.2設(shè)計(jì)要求

8、;　　1.2.1整體設(shè)計(jì)要求　?。?）要求獨(dú)立完成設(shè)計(jì)任務(wù)。　?。?）課程設(shè)計(jì)說(shuō)明書封面格式要求見(jiàn)《天津城市建設(shè)學(xué)院課程設(shè)計(jì)教學(xué)工作規(guī)范》附表1　　（3）課程設(shè)計(jì)的說(shuō)明書要求簡(jiǎn)潔、通順，計(jì)算正確，圖紙表達(dá)內(nèi)容完整、清楚、規(guī)范。　?。?）測(cè)試要求：根據(jù)題目的特點(diǎn)，采用相應(yīng)的

9、時(shí)序仿真或者在實(shí)驗(yàn)系統(tǒng)上觀察結(jié)果。　　（5）課設(shè)說(shuō)明書要求：　　說(shuō)明題目的設(shè)計(jì)原理和思路、采用方法及設(shè)計(jì)流程。　　系統(tǒng)框圖、VHDL語(yǔ)言設(shè)計(jì)清單或原理圖。　　對(duì)各子模塊的功能以及各子模塊之間的關(guān)系作較詳細(xì)的描述。　　詳細(xì)說(shuō)明調(diào)試方

10、法和調(diào)試過(guò)程。　　說(shuō)明測(cè)試結(jié)果：仿真時(shí)序圖和結(jié)果顯示圖。并對(duì)其進(jìn)行說(shuō)明和分析。　　1.2.2測(cè)試要求　?。?）可預(yù)置閘門時(shí)間/0.1/1s/10s。　?。?）頻率在數(shù)碼管上顯示。　?。?）測(cè)量

11、范圍1Hz----999999Hz。　　第二章設(shè)計(jì)思路　　2.1數(shù)字頻率計(jì)的介紹　　數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。本設(shè)計(jì)用硬件描述語(yǔ)言Verilog描述程序，在實(shí)驗(yàn)箱上實(shí)現(xiàn)數(shù)字頻率計(jì)測(cè)頻系統(tǒng)，要求能夠在數(shù)碼管上顯示被測(cè)信號(hào)的頻率。采用Ver

12、ilog編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)bclk、時(shí)鐘信號(hào)clk、鍵輸入復(fù)位信號(hào)reset和數(shù)碼管顯示部分以外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)最突出的優(yōu)點(diǎn)就是系統(tǒng)非常精簡(jiǎn)，而且可以根據(jù)設(shè)計(jì)要求靈活更改程序，重新編譯與下載，實(shí)現(xiàn)新的功能，設(shè)計(jì)靈活多變。　　2.2設(shè)計(jì)原理　　2.2.1頻率測(cè)量的基本原理&

13、lt;/p>　　頻率測(cè)量的基本原理：計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，可根據(jù)這一定義采用如圖2-1所示的算法。　　圖2-1 頻率算法示意圖　　用時(shí)鐘信號(hào)clk產(chǎn)生脈沖寬度為1s的閘門信號(hào)cl，而且可以通過(guò)修改verilog程序來(lái)改變閘門信號(hào)的脈沖寬度和占空比。讓被測(cè)信號(hào)送入閘門電路，當(dāng)1s閘門脈沖到來(lái)時(shí)閘門導(dǎo)通，被測(cè)信號(hào)通過(guò)閘門

14、并到達(dá)后面的計(jì)數(shù)模塊（計(jì)數(shù)模塊作用是計(jì)算被測(cè)輸入信號(hào)1s鐘內(nèi)脈沖的個(gè)數(shù)），當(dāng)1s閘門結(jié)束時(shí)，閘門再次關(guān)閉，此時(shí)計(jì)數(shù)器記錄的周期個(gè)數(shù)為1s內(nèi)被測(cè)信號(hào)的周期個(gè)數(shù)，即為被測(cè)信號(hào)的頻率。　　2.2.2數(shù)字測(cè)頻計(jì)整體方框圖　　測(cè)頻計(jì)的整體方框圖如圖2-2所示。　　圖2-2 測(cè)頻計(jì)設(shè)計(jì)總體框圖<

15、p>　　其中若要要計(jì)算每秒鐘內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù)，則要求：　　1）電路產(chǎn)生一個(gè)1秒的時(shí)間閘門信號(hào)cl，在這1秒鐘內(nèi)啟動(dòng)計(jì)數(shù)器對(duì)被測(cè)信號(hào)bclk進(jìn)行計(jì)數(shù)；　　2）1秒結(jié)束時(shí)將計(jì)數(shù)器所計(jì)的脈沖個(gè)數(shù)的狀態(tài)值送入鎖存器REG24B鎖存；　　3）在計(jì)數(shù)值鎖存完成后還應(yīng)對(duì)計(jì)數(shù)器清零，以待下1秒鐘開(kāi)始新的一輪計(jì)數(shù)；<

16、;/p>　　4）鎖存到鎖存器中的數(shù)據(jù)則輸出譯碼模塊進(jìn)行七段譯碼掃描顯示。 　　第三章模塊介紹　　3.1閘門產(chǎn)生模塊　　3.1.1閘門模塊介紹　　閘門信號(hào)cl由時(shí)鐘信

17、號(hào)clk（選定頻率為1KHZ）產(chǎn)生，當(dāng)cl為高電平時(shí)，對(duì)輸入信號(hào)脈沖計(jì)數(shù)，當(dāng)cl為低電平時(shí)，將計(jì)數(shù)所得數(shù)據(jù)data1輸入到鎖存器。若按程序3-1設(shè)計(jì)則閘門信號(hào)高電平時(shí)間為：　　低電平時(shí)間為：　　從而實(shí)現(xiàn)1s的閘門信號(hào)。　　3.1.2閘門產(chǎn)生模塊verilog語(yǔ)言程序描述及仿真

18、　　閘門產(chǎn)生模塊verilog語(yǔ)言程序描述如圖3-1　　module zhamen(clk,reset,cl) ;　　input clk,reset;　　output cl;　　reg cl;

19、　　reg [9:0] counter;　　always@(posedge clk) 　　if(reset==1'b0 )　　begin　　cou

20、nter<=10'b0000000000;　　cl<=1'b0;　　end　　else if (counter<10'b0001000000)<b&

21、gt;　　begin　　counter<=counter+1;　　cl<=1'b0;　　end　　else </

22、p>　　begin　　counter<=counter+1;　　cl<=1'b1;　　end

23、　　endmodule　　圖3-1 閘門產(chǎn)生模塊程序　　閘門產(chǎn)生模塊的仿真圖如圖3-2　　圖3-2閘門產(chǎn)生模塊的仿真圖　　3.2計(jì)數(shù)模塊　　3.2.1計(jì)數(shù)器模塊介紹<

24、/p>　　由程序3-2可知在閘門信號(hào)cl為低電平或復(fù)位信號(hào)為低電平時(shí)計(jì)數(shù)數(shù)據(jù)data1清零，當(dāng)閘門信號(hào)cl為高電平且復(fù)位信號(hào)為高電平時(shí)被測(cè)信號(hào)來(lái)一個(gè)脈沖，計(jì)數(shù)數(shù)據(jù)data1加1，從而實(shí)現(xiàn)對(duì)被測(cè)信號(hào)1秒鐘內(nèi)脈沖個(gè)數(shù)的計(jì)算。　　3.2.2計(jì)數(shù)模塊verilog語(yǔ)言程序描述及仿真　　計(jì)數(shù)模塊verilog語(yǔ)言描述程序見(jiàn)圖3-3<

25、;/p>　　module jishu(bclk,reset,cl,data1) ;　　input bclk,cl,reset;　　output [23:0] data1;　　reg [23:0] data1;　　always@(posedge

26、bclk or negedge reset)　　if(reset==1'b0)　　data1<={24{1'b0}};　　else if(cl==1'b0)　　data1<={24{1'b0}};<

27、p>　　else if(cl==1'b1)　　data1<=data1+1;　　endmodule　　圖3-3 計(jì)數(shù)模塊程序　　計(jì)數(shù)模塊的仿真圖如圖3-4　　圖3-4計(jì)數(shù)

28、模塊的仿真圖　　3.3鎖存器模塊　　3.3.1鎖存器模塊介紹　　由程序3-2可知在閘門信號(hào)cl下降沿來(lái)臨或復(fù)位信號(hào)為低電平時(shí)計(jì)將24位0賦給輸出data，當(dāng)閘門信號(hào)cl下降沿來(lái)臨且復(fù)位信號(hào)為高電平時(shí)，將計(jì)數(shù)數(shù)據(jù)data1賦給輸出data，從而實(shí)現(xiàn)對(duì)計(jì)數(shù)數(shù)據(jù)data1的鎖存，設(shè)

29、置鎖存器的好處是，數(shù)碼管上顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。　　3.3.2鎖存器模塊verilog語(yǔ)言程序描述及仿真　　鎖存器模塊verilog語(yǔ)言程序描述如圖3-5　　module suocunqi(cl,reset,data,data1) ;　　in

30、put cl,reset;　　input[23:0] data1;　　output[23:0] data;　　reg [23:0] data;　　always@(negedge cl or negedge reset)　　if(r

31、eset==1'b0 )　　data<={24{1'b0}};　　else 　　data<=data1;　　endmodule

32、　　圖3-5 鎖存器模塊程序　　鎖存器的仿真圖如圖3-6　　圖3-6 鎖存器模塊仿真圖　　3.4譯碼器模塊　　3.4.1譯碼器模塊介紹　　由程序可知此為一個(gè)4-16線譯碼器, 輸入信號(hào)為A[3

33、:0],輸出信號(hào)為低電平有效，而發(fā)光二極管為共陽(yáng)極接法，故經(jīng)譯碼器的處理輸出后數(shù)碼管可顯示相應(yīng)的數(shù)值。　　3.4.2譯碼器模塊verilog語(yǔ)言程序描述及仿真　　譯碼器模塊verilog語(yǔ)言程序描如圖3-7　　module yimaqi(A,LED7S);　　input

34、[3:0] A;　　output [6:0] LED7S;　　reg [6:0] LED7S;　　always @(A)　　begin 　　case(A)

35、　　4'b0000: LED7S <= 7'b0111111 ;　　4'b0001: LED7S <= 7'b0000110 ; 　　4'b0010: LED7S <= 7'b1011011 ; 　　4&#

36、39;b0011: LED7S <= 7'b1001111 ; 　　4'b0100: LED7S <= 7'b1100110 ; 　　4'b0101: LED7S <= 7'b1101101 ; 　　4'b0110: LED7S <= 7&#

37、39;b1111101 ;　　4'b0111: LED7S <= 7'b0000111 ;　　4'b1000: LED7S <= 7'b1111111 ; 　　4'b1001: LED7S <= 7'b1101111 ; &

38、lt;p>　　default: LED7S <= 7'b0111111 ;　　endcase 　　end　　endmodule　　圖3-7

39、譯碼器模塊程序　　譯碼器模塊的仿真圖如圖3-8　　圖3-8 譯碼器模塊的仿真圖　　3.5掃描顯示模塊　　3.5.1掃描顯示模塊介紹　　由程序可知當(dāng)復(fù)位信號(hào)為低電平時(shí)，將0賦給輸出信號(hào)sel，

40、當(dāng)時(shí)鐘信號(hào)上升沿到來(lái)且復(fù)位信號(hào)為高電平時(shí)，輸出信號(hào)sel加1，而不同的sel值選擇不同的數(shù)碼管，數(shù)碼管顯示選擇隨掃描頻率clk循環(huán)變化，當(dāng)時(shí)鐘信號(hào)頻率很高時(shí)，肉眼看不出閃爍，則可以清楚的看到數(shù)碼管上顯示的數(shù)據(jù)。　　3.5.2掃描顯示模塊verilog語(yǔ)言程序描述及仿真　　掃描顯示模塊verilog語(yǔ)言程序描述如圖3-9<p&

41、gt;　　module saomiaoxianshi (clk,reset,sel) ;　　input clk,reset;　　output [2:0] sel;　　reg [2:0] sel;　　always@(posedge clk or negedge reset)

42、　　if(reset==1'b0 )　　sel<=3'b000;　　else if (sel==3'b101)　　sel<=3'b000;　　else </b&g

43、t;　　sel<=sel+3'b001;　　endmodule　　圖 3-9 計(jì)數(shù)模塊程序　　掃描顯示模塊的仿真圖如圖3-10　　圖3-10 掃描顯示模塊的仿真圖</p&

44、gt;　　第四章數(shù)字頻率計(jì)的實(shí)現(xiàn)　　4.1數(shù)字頻率計(jì)的verilog語(yǔ)言程序描述　　數(shù)字頻率計(jì)的verilog語(yǔ)言程序描述見(jiàn)程序4-1　　module test (bclk,clk,reset,sel,LED7S);//實(shí)現(xiàn)bclk頻率的測(cè)量

45、input bclk;//被測(cè)信號(hào)輸入端　　input clk,reset;//數(shù)碼管掃描周期,設(shè)定為1kHZ/系統(tǒng)清零端，且為低電平復(fù)位　　output [6:0] LED7S;//七段碼管顯示輸出　　output [2:0] sel;//七段碼管掃描驅(qū)動(dòng)　　reg [

46、2:0] sel;　　reg [6:0] LED7S;　　reg [9:0] counter;//計(jì)數(shù)，實(shí)現(xiàn)1秒的閘門控制和1毫秒的數(shù)據(jù)輸出　　reg[23:0] data1,data;//計(jì)數(shù)數(shù)據(jù)/顯示數(shù)據(jù)　　reg cl;<

47、/p>　　wire [3:0] din0,din1,din2,din3,din4,din5;　　always@(posedge clk) 　　if(reset==1'b0 )　　begin</p&

48、gt;　　counter<=10'b0000000000;　　cl<=1'b0;　　end　　else if (counter<10'b0001000000)</p&g

49、t;　　begin　　counter<=counter+1;　　cl<=1'b0;　　end　　e

50、lse 　　begin　　counter<=counter+1;　　cl<=1'b1;　　end

51、　　always@(posedge clk or negedge reset)　　if(reset==1'b0 )　　sel<=3'b000;　　else if (sel==3'b101)　　sel<=3'b

52、000;　　else 　　sel<=sel+3'b001;　　always@(posedge bclk or negedge reset)　　if(reset==1'b0)

53、;　　data1<={24{1'b0}};　　else if(cl==1'b0)　　data1<={24{1'b0}};　　else if(cl==1'b1)　　data1<=data1+1;<

54、;p>　　always@(negedge cl or negedge reset)　　if(reset==1'b0 )　　data<={24{1'b0}};　　else 　　data<=data1;&

55、lt;/p>　　always@(posedge clk) 　　begin　　if (sel==3'b000)　　begin 　　case(din0)</p

56、>　　4'b0000: LED7S <= 7'b0111111;　　4'b0001: LED7S <= 7'b0000110; 　　4'b0010: LED7S <= 7'b1011011; 　　4'b0011:

57、 LED7S <= 7'b1001111; 　　4'b0100: LED7S <= 7'b1100110; 　　4'b0101: LED7S <= 7'b1101101; 　　4'b0110: LED7S <= 7'b1111101;

58、　　4'b0111: LED7S <= 7'b0000111;　　4'b1000: LED7S <= 7'b1111111; 　　4'b1001: LED7S <= 7'b1101111; 　　defaul

59、t: LED7S <= 7'b0111111;　　endcase 　　end　　else if (sel==3'b001) 　　begin </b&

60、gt;　　case(din1)　　4'b0000: LED7S <= 7'b0111111;　　4'b0001: LED7S <= 7'b0000110; 　　4'b0010: LED7S <= 7'b10

61、11011; 　　4'b0011: LED7S <= 7'b1001111; 　　4'b0100: LED7S <= 7'b1100110; 　　4'b0101: LED7S <= 7'b1101101;

62、　　4'b0110: LED7S <= 7'b1111101;　　4'b0111: LED7S <= 7'b0000111;　　4'b1000: LED7S <= 7'b1111111; 　　4'b1001: LED7S <= 7&#

63、39;b1101111; 　　default: LED7S <= 7'b0111111;　　endcase 　　end　　else if (sel==3'b010) <

64、/p>　　begin 　　case(din2)　　4'b0000: LED7S <= 7'b0111111;　　4'b0001: LED7S <= 7'b0000110; <

65、p>　　4'b0010: LED7S <= 7'b1011011; 　　4'b0011: LED7S <= 7'b1001111; 　　4'b0100: LED7S <= 7'b1100110; 　　4'b0101: LED7S &l

66、t;= 7'b1101101; 　　4'b0110: LED7S <= 7'b1111101;　　4'b0111: LED7S <= 7'b0000111;　　4'b1000: LED7S <= 7'b1111111;

67、　　4'b1001: LED7S <= 7'b1101111; 　　default: LED7S <= 7'b0111111;　　endcase 　　end

68、　　else if (sel==3'b011)　　begin 　　case(din3)　　4'b0000: LED7S <= 7'b0111111;　　4'b0001: LED7

69、S <= 7'b0000110; 　　4'b0010: LED7S <= 7'b1011011; 　　4'b0011: LED7S <= 7'b1001111; 　　4'b0100: LED7S <= 7'b1100110; <

70、/p>　　4'b0101: LED7S <= 7'b1101101; 　　4'b0110: LED7S <= 7'b1111101;　　4'b0111: LED7S <= 7'b0000111;　　4'b1000

71、: LED7S <= 7'b1111111; 　　4'b1001: LED7S <= 7'b1101111; 　　default: LED7S <= 7'b0111111;　　endcase <p

72、>　　end　　else if (sel==3'b100)　　begin 　　case(din4)　　4'b0000: LED7S <= 7'b0111111;

73、　　4'b0001: LED7S <= 7'b0000110; 　　4'b0010: LED7S <= 7'b1011011; 　　4'b0011: LED7S <= 7'b1001111; 　　4'

74、;b0100: LED7S <= 7'b1100110; 　　4'b0101: LED7S <= 7'b1101101; 　　4'b0110: LED7S <= 7'b1111101;　　4'b0111: LED7S <= 7'b00

75、00111;　　4'b1000: LED7S <= 7'b1111111; 　　4'b1001: LED7S <= 7'b1101111; 　　default: LED7S <= 7'b0111111;<b&

76、gt;　　endcase 　　end　　else if (sel==3'b101) 　　begin 　　case(din5)

77、　4'b0000: LED7S <= 7'b0111111;　　4'b0001: LED7S <= 7'b0000110; 　　4'b0010: LED7S <= 7'b1011011; 　　4'b0011: LED7S <= 7&#

78、39;b1001111; 　　4'b0100: LED7S <= 7'b1100110; 　　4'b0101: LED7S <= 7'b1101101; 　　4'b0110: LED7S <= 7'b1111101;<

79、p>　　4'b0111: LED7S <= 7'b0000111;　　4'b1000: LED7S <= 7'b1111111; 　　4'b1001: LED7S <= 7'b1101111; 　　default: LED7S <= 7

80、'b0111111;　　endcase 　　end　　end　　assign din0={data[3] ,data[2] ,data[1] ,dat

81、a[0]} ;　　assign din1={data[7] ,data[6] ,data[5] ,data[4]} ;　　assign din2={data[11],data[10],data[9] ,data[8]} ;　　assign din3={data[15],data[14],data[13],data

82、[12]};　　assign din4={data[19],data[18],data[17],data[16]};　　assign din5={data[23],data[22],data[21],data[20]};　　endmodule<p

83、>　　4.2數(shù)字頻率計(jì)的FPGA芯片實(shí)現(xiàn)　　第五章心得體會(huì)　　本課設(shè)歷時(shí)一周，前期對(duì)各個(gè)知識(shí)點(diǎn)的復(fù)習(xí)并融會(huì)貫通，接著著手課設(shè)準(zhǔn)備。經(jīng)過(guò)多方面的努力，我對(duì)找到的資料進(jìn)行了整理，并借鑒其中好的思路和書上對(duì)實(shí)驗(yàn)進(jìn)行的注意事項(xiàng)和經(jīng)驗(yàn)指導(dǎo)，在摸索出整體的設(shè)計(jì)思路后開(kāi)始各個(gè)模塊的攻破。在課設(shè)中，遇到了很多難題，有時(shí)候焦頭

84、爛額沒(méi)辦法理解，最困難的莫過(guò)于對(duì)程序語(yǔ)言的設(shè)計(jì)及修改，主要還是得怪自己忽略了平時(shí)上課的基本功的積累。所幸的是，身邊總有熱心的同學(xué)和專業(yè)細(xì)心的老師，在大家的幫助和指導(dǎo)下，我最終完成了各個(gè)模塊的設(shè)計(jì)，并能夠熟練掌握專業(yè)設(shè)計(jì)軟件QUARTUS的操作和運(yùn)行，能解決大部分的程序報(bào)錯(cuò)問(wèn)題，能對(duì)仿真的整體過(guò)程爛熟于心。　　在寫這篇心得的時(shí)候，已經(jīng)到了答辯當(dāng)天的上午，很感謝學(xué)校能提供這樣的機(jī)會(huì)，讓我能接觸到與將

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