vhdl課程設計---樂曲演奏電路設計

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文檔簡介

1、　　VHDL課程設計　　樂曲演奏電路設計　　一、概述　　在電子設計技術(shù)領域，可編程邏輯器件的廣泛應用，為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。由于該器件可以通過軟件編程而對其硬件的結(jié)構(gòu)和

2、工作方式進行重構(gòu)，使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大的改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程乃至設計觀念。在傳統(tǒng)的數(shù)字系統(tǒng)設計中，用戶能夠通過編程方式改變器件邏輯功能只有兩種途徑，即微處理器的軟件編程（如單片機）和特定器件的控制字配置（如8255）。在傳統(tǒng)的設計概念中，器件引腳功能的硬件方式的任意確定是不可能的。而對于系統(tǒng)構(gòu)成的設計過程只能對器件功能和電路板圖分別進行設計和確定，通過設計電路板來規(guī)劃系統(tǒng)功能。在此期間

3、，大量的時間和精力花在元件選配和系統(tǒng)結(jié)構(gòu)的可行性定位上。但若采用可編程邏輯器件，便可以利用計算機軟件的方式對目標進行設計，而以硬件的形式既定的系統(tǒng)功能。在設計過程中，設計者若可根據(jù)需要，隨時改變器件的內(nèi)部邏輯功能和管腳的信號方式。借助于大規(guī)模集成的可編程器件和高效的設計軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設計實現(xiàn)多種數(shù)字邏輯器件和高效的設計軟件，用戶不僅可通過直接對芯片結(jié)構(gòu)的設計實現(xiàn)多種數(shù)字邏輯功能，而且由于管腳定義的靈活性，大大<

4、;/p>　　EDA是電子設計自動化（Electronic Design Automation）的縮寫，是20世紀90年代初，從CAD（計算機輔助設計）、CAM（計算機輔助制造）、CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而是來的。EDA技術(shù)就是以計算機為工具，在EDA軟件平臺上，對以硬件描述HDL為系統(tǒng)邏輯描述手段完成的設計文件自動地完成邏輯編譯、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局、邏輯仿真

5、，直至對于特定目標芯片的甜酸編譯、邏輯遇敵和編程下載等工作。設計者的工作僅限于利用軟件的方式，即利用硬件描述評議來完成對系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設計結(jié)果。盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣的方便和高效。　　EDA技術(shù)中最為矚目的功能，即最具現(xiàn)代電子設計技術(shù)特征的功能就是日益強大的邏輯設計仿真測試技術(shù)。EDA仿真測試技術(shù)只需通過計算機就能對

6、所設計的電子系統(tǒng)從各種不同屋次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作在完成實際系統(tǒng)的安裝后還能對系統(tǒng)上的目標器件進行所謂邊界掃描測試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設計的自動化程度。　　另一方面高速發(fā)展的CPLD/FPGA器件又為EDA技術(shù)的不斷進步奠定了堅實的物質(zhì)基礎。CPLD/FPGA器件更廣泛的應用及廠商間的競爭，使得普通的設計人員獲得廉價的器件和EDA軟件成為可能。</p

7、>　　現(xiàn)代的EDA工具軟件已突破了早期僅能進行PCB版圖設計，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標，配備了系統(tǒng)設計自動化的全部工具。如配置了各種常用的硬件描述語言平臺VHDL、Verilog HDL、ABEL-HDL等；配置了多種功能兼用和混合使用的邏輯描述輸入工具，如硬件描述語言文本輸入法（其中包括布爾方程描述方式、原理圖描述方式、狀態(tài)圖描述方式等）以及原理圖輸入

8、法、波形輸入法等；同時還培植了高性能的邏輯綜合、優(yōu)化和仿真模擬工具。　　近十年由于超大規(guī)模集成電路和軟件技術(shù)的快速發(fā)展，使數(shù)字系統(tǒng)集成到一片集成電路內(nèi)成為可能，Altera、Xilinx、AMD等公司都推出了非常好的CPLD和FPGA產(chǎn)品，并為這些產(chǎn)品的設計配備了設計、下載軟件，這些軟件除了支持圖形方式設計數(shù)字系統(tǒng)外，還支持設計多種數(shù)字系統(tǒng)的設計語言，使數(shù)字系統(tǒng)設計起來更加容易，可以說數(shù)字電子技

9、術(shù)的設計進入了一個新時代。　　美國國防部開發(fā)的VHDL語言成為了IEEE. STD_1076標準，VHDL作為IEEE標準的硬件描述語言和EDA的重要組成部分，經(jīng)過十幾年的發(fā)展、應用和完善，以及強大的系統(tǒng)描述能力、規(guī)范的程序設計結(jié)構(gòu)、靈活的語句表達風格和多層次的仿真測試手段，受到業(yè)界的普遍認同和廣泛的接受，從數(shù)十種國際流行的硬件描述語言中脫穎而出，成為EDA領域的首選硬件設計計算機語言，而且目

10、前流行的EDA工具軟件全部支持VHDL。該語言集成了各種HDL語言的優(yōu)點，使數(shù)字系統(tǒng)設計更加簡單和容易，是一個規(guī)模龐大的語言。　　VHDL語言通常包含實體(Entity)，構(gòu)造體(Architecture)，配置(Configuration)，包集合(Package)，和庫(Library)五部分.其中實體用于描述所設計的系統(tǒng)的外部接口信號；構(gòu)造體用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為；建立輸入和輸出之間

11、的關(guān)系；配置語句安裝具體元件到實體—結(jié)構(gòu)體對，可以被看作是設計的零件清單；包集合存放各個設計模塊共享的數(shù)據(jù)類型、常數(shù)和子程序等；庫是專門存放預編譯程序包的地方。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口

12、)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。應用VHDL進行工程設計的優(yōu)點有以下幾個方面：（1）與其他的硬件描述語言相比，　　MAX+PLUSII軟件是一個功能強大，容易使用的軟件包，它可以以圖形方式、文字輸入方式（AHDL、V

13、HDL和VERILOG）、和波形方式輸入設計文件，可以編譯并形成各種能。其主要功能為：　　(1) 原理圖輸入（Graphic Editor）　　MAX+PLUSII軟件具有圖形輸入能力，用戶可以方便的使用圖形編輯器輸入電路圖，圖中的元器件可以調(diào)用元件庫中元器件，除調(diào)用庫中的元件以外，還可以調(diào)用該軟件中的符號功能形成的功能塊。夠下裝到EPROM和各種ALT

14、ERA器件的文件，還可以進行仿真以檢驗設計的準確性。　　波形編輯器(waveform Editor)　　在進行邏輯電路的行為仿真時，需要在所設計電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。　　管腳（底層）編輯窗口(Flo

15、orplan Editor)　　該窗口用于將已設計好邏輯電路的輸入輸出節(jié)點賦予實際芯片的引腳，通過鼠標的拖拉，方便的定義管腳的功能。　　自動錯誤定位　　在編譯源文件的過程中，若源文件有錯誤，Max+Plus2軟件可以自動指出錯誤類型和錯誤所在的位置。&

16、lt;p>　　邏輯綜合與適配　　該軟件在編譯過程中，通過邏輯綜合 (Logic Synthesizer)和適配(Fitter) 模塊，可以把最簡單的邏輯表達式自動的吻合在合適的器件中。　　設計規(guī)則檢查　　選取Compile\Proc

17、essing\Design Doctor菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個規(guī)則檢查各個設計文件，以保證設計的可靠性。一旦選擇該菜單，在編譯窗口將顯示出醫(yī)生，用鼠標點擊醫(yī)生，該醫(yī)生可以告訴你程序文件的健康情況。 　　多器件劃分(Partitioner)　　如果設計不能完全裝入一個器件，編譯器中的多器件劃分模塊，可自動的將一個設計分

18、成幾個部分并分別裝入幾個器件中，并保證器件之間的連線最少。　　編程文件的產(chǎn)生　　編譯器中的裝配程序(Assembler)將編譯好的程序創(chuàng)建一個或多個編程目標文件：　　EPROM配置文件（*.POF）例如,MAX7000系列；　　SRA

19、M文件（*.SCF）例如,FLEX8000系列的配置芯片EPROM；　　JEDEC文件(*.JED)；　　十六進制文件(*.HEX)；　　文本文件(*.TTF)；　　串行BIT流文件(*.SBF)；　　(10)仿

20、真　　當設計文件被編譯好，并在波形編輯器中將輸入波形編輯完畢后，就可以進行行為仿真了，通過仿真可以檢驗設計的邏輯關(guān)系是否準確。　　(11)分析時間(Analyze Timing)　　該功能可以分析各個信號到輸出端的時間延遲，可以給出延遲矩陣和最高工作頻率。<p&g

21、t;　　(12)器件編程　　當設計全部完成后，就可以將形成的目標文件下載到芯片中，實際驗證設計的準確性。　　(13)設計過程　　1）進入Max+plus2軟件環(huán)境　　2）輸入項目文件名(File/

22、Project/Name)　　3）輸入源文件(圖形、VHDL、AHDL、Verlog和波形輸入方式)　　4）(Max+plusⅡ/graphic Editor, Max+plusⅡ/Text Editor, Max+plusⅡ/Waveform Editor)　　5）指定CPLD型號(Assign/Device)

23、　　6）設置管腳、下載方式和邏輯綜合的方式　　(Assign/Global Project Device Option,Assign/Global Logic Synthesis)　　保存并檢查源文件(File/project/Save & Check)　　8）指

24、定管腳(Max+plusⅡ/Floorplan Editor)　　9）保存和編譯源文件(File/project/Save & Compile)　　10）生成波形文件(Max+plusⅡ/Waveform Editor)　　11）仿真(Max+plusⅡ/Simulator)<

25、;p>　　12）下載配置(Max+plusⅡ/Programmer)　　二、設計　　下面設計一首《友誼天長地久》樂曲演奏電路，通過查詢相關(guān)資料，得知音高與頻率的對應關(guān)系，具體見下表：　　音高頻率對照表<

26、p>　　此程序使用4MHZ時鐘，如果經(jīng)時鐘不同修改一下常數(shù)即好。　　模塊及模塊功能設計：　　1、模塊PAIA 見圖1。該模塊控制每一個音的長短，送初值給FANA模塊，從而控制音高.　　圖1　　2、模塊FANA見圖2。該模塊的功能

27、是根據(jù)PAIA送來的初值倒計時，每次計到0時就使信號Q反轉(zhuǎn)，由于初值不同，從而產(chǎn)生不同的音高。　　圖2 　　本設計的總體框圖如下圖3所示：　　圖3　　三、程序清單：</

28、b>　　1、 PAIA模塊的程序：　　library ieee;　　use ieee.std_logic_1164.all;　　entity paia is 　　port(clk:in std_logic;

29、;　　q:out integer range 0 to 10204);　　end paia;　　architecture paia_1 of paia is　　begin

30、process(clk)　　variable cnt1:integer range 0 to 1500000;　　variable cnt2:integer range 0 to 8;　　variable n:integer range 0 to 45;

31、　　begin　　if clk'event and clk='1' then　　if cnt1<1500000 then　　cnt1:=cnt1+1;　　else

32、　　cnt1:=0;　　case n is　　when 0=>q<=10204;　　if cnt2<1 then　　cnt2:=cnt2+1;</p&g

33、t;　　else　　cnt2:=0;　　n:=1;　　end if;　　when 1=>q&

34、lt;=7634;　　if cnt2<6 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=2;&l

35、t;/b>　　end if;　　when 2=>q<=6061;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else</b

36、>　　cnt2:=0;　　n:=3;　　end if;　　when 3=>q<=6803;　　if

37、 cnt2<3 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=4;<b

38、>　　end if;　　when 4=>q<=7634;　　n:=5;　　when 5=>q<=6803;　　if cnt2<1 then

39、;　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=6;　　end if;

40、　　when 6=>q<=6061;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;<

41、;p>　　n:=7;　　end if;　　when 7=>q<=7634;　　if cnt2<4 then　　cnt2:=cnt2+1;<p&

42、gt;　　else　　cnt2:=0;　　n:=8;　　end if;　　when 8=>q<=6061;&

43、lt;/p>　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=9;&l

44、t;/p>　　end if;　　when 9=>q<=5089;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else</p

45、>　　cnt2:=0;　　n:=10;　　end if;　　when 10=>q<=4535;　　if cnt2<

46、;9 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=11;　　e

47、nd if;　　when 11=>q<=5089;　　if cnt2<3 then　　cnt2:=cnt2+1;　　else　　cnt2

48、:=0;　　n:=12;　　end if;　　when 12=>q<=6061;　　if cnt2<2 then

49、cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=13;　　end if;&l

50、t;p>　　when 13=>q<=7634;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;<

51、p>　　n:=14;　　end if;　　when 14=>q<=6803;　　if cnt2<3 then　　cnt2:=cnt2+1;<p

52、>　　else　　cnt2:=0;　　n:=15;　　end if;　　when 15=>q<=763

53、4;　　n:=16;　　when 16=>q<=6803;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else&l

54、t;/p>　　cnt2:=0;　　n:=17;　　end if;　　when 17=>q<=6061;　　if cnt

55、2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=18;

56、;　　end if;　　when 18=>q<=7634;　　if cnt2<3 then　　cnt2:=cnt2+1;　　else

57、cnt2:=0;　　n:=19;　　end if;　　when 19=>q<=9050;　　if cnt2<2 then<p&g

58、t;　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=20;　　end if;

59、　　when 20=>q<=10204;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;

60、　　n:=21;　　end if;　　when 21=>q<=7634;　　if cnt2<7 then　　cnt2:=cnt2+1;

61、　　else　　cnt2:=0;　　n:=22;　　end if;　　when 22=>q<

62、;=4535;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=23;<

63、;/b>　　end if;　　when 23=>q<=5089;　　if cnt2<3 then　　cnt2:=cnt2+1;　　else</b

64、>　　cnt2:=0;　　n:=24;　　end if;　　when 24=>q<=6061;

65、if cnt2<2 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=25;&l

66、t;b>　　end if;　　when 25=>q<=7634;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else<b

67、>　　cnt2:=0;　　n:=26;　　end if;　　when 26=>q<=6083;　　if cnt2<3 then&

68、lt;p>　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=27;　　end if;<

69、/p>　　when 27=>q<=7634;　　n:=28;　　when 28=>q<=6803;　　if cnt2<1 then　　cnt2:=cnt2+1;</p&g

70、t;　　else　　cnt2:=0;　　n:=29;　　end if;　　when 29=>

71、q<=4535;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=30

72、;　　end if;　　when 30=>q<=5089;　　if cnt2<3 then　　cnt2:=cnt2+1;　　else&l

73、t;/b>　　cnt2:=0;　　n:=31;　　end if;　　when 31=>q<=6061;<p&g

74、t;　　if cnt2<2 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=32;<p&g

75、t;　　end if;　　when 32=>q<=5089;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else&

76、lt;b>　　cnt2:=0;　　n:=33;　　end if;　　when 33=>q<=4535;　　if cnt2<7 then

77、;　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=34;　　end if;

78、　　when 34=>q<=3089;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;&l

79、t;/p>　　n:=35;　　end if;　　when 35=>q<=5089;　　if cnt2<3 then　　cnt2:=cnt2+1;<

80、;/p>　　else　　cnt2:=0;　　n:=36;　　end if;　　when 36

81、=>q<=6061;　　if cnt2<2 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;

82、n:=37;　　end if;　　when 37=>q<=7634;　　if cnt2<1 then　　cnt2:=cnt2+1;　　e

83、lse　　cnt2:=0;　　n:=38;　　end if;　　when 38=>q<=6803;&l

84、t;p>　　if cnt2<3 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=39;&l

85、t;p>　　end if;　　when 39=>q<=7634;　　n:=40;　　when 40=>q<=6803;　　if cnt2<1 then</

86、p>　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=41;　　end if;</b

87、>　　when 41=>q<=6061;　　if cnt2<1 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;</b&g

88、t;　　n:=42;　　end if;　　when 42=>q<=7634;　　if cnt2<3 then　　cnt2:=cnt2+1

89、;　　else　　cnt2:=0;　　n:=43;　　end if;　　whe

90、n 43=>q<=9050;　　if cnt2<2 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;<b&g

91、t;　　n:=44;　　end if;　　when 44=>q<=10204;　　if cnt2<1 then　　cnt2:=cnt2+1;<b&g

92、t;　　else　　cnt2:=0;　　n:=45;　　end if;　　when 45=>q<=7634;

93、;　　if cnt2<7 then　　cnt2:=cnt2+1;　　else　　cnt2:=0;　　n:=0;

94、　　end if;　　end case;　　end if;　　end if;　　end proce

95、ss;　　end paia_1;　　2、FANA模塊程序清單：　　library ieee;　　use ieee.std_logic_1164.all;　　entity fana is

96、port(a:in integer range 0 to 10204;　　clk:in std_logic;　　q:out std_logic);　　end fana;　　architecture fana_1 of fana is&

97、lt;/p>　　begin　　process(clk)　　variable b,d:std_logic;　　variable c:integer range 0 to 10204;　　be

98、gin　　if clk'event and clk='1' then　　if b='0' then　　c:=a;　　b:='1';</

99、b>　　else　　if c=0 then　　b:='0';　　d:=not d;<b&

100、gt;　　else　　c:=C-1;　　end if;　　end if;　　end if;</

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