eda課程設(shè)計報告---數(shù)字電子鐘

1、<p>　　《EDA技術(shù)》課程設(shè)計報告</p><p>　　學 院： </p><p>　　專 業(yè)： </p><p>　　班 級： </p><p>　　姓 名： </p><p>　　學 號：

2、 </p><p>　　2012年12月30日</p><p><b>　　目錄</b></p><p>　　課題要求 …………………………………………………………………3</p><p>　　分析與設(shè)計.……………………………………………………………….3</p><p>　　程序代

3、碼及原理圖.……………………………………………………….4</p><p>　　結(jié)果與測試………………………………………………………………11</p><p>　　日志與調(diào)試記錄…………………………………………………………12</p><p>　　心得與體會………………………………………………………………15</p><p><b>

4、;　　數(shù)字鐘</b></p><p><b>　　一、【課題要求】</b></p><p>　　1.設(shè)計一個能顯示1/10秒、秒、分、時的12小時數(shù)字鐘。</p><p>　　2.熟練掌握各種計數(shù)器的使用。</p><p>　　3.能用計數(shù)器構(gòu)成十進制、六十進制、十二進制等所需進制的計數(shù)器。</p>

5、;<p>　　4.能用低位的進位輸出構(gòu)成高位的計數(shù)脈沖。</p><p><b>　　二、【分析與設(shè)計】</b></p><p>　　數(shù)字鐘是計數(shù)器的綜合應(yīng)用，數(shù)字鐘由十分之一秒、秒鐘、分鐘、時鐘組成，十分之一秒由十進制計數(shù)器74160組成，秒鐘由六十進制計數(shù)器構(gòu)成，分鐘由六十進制計數(shù)器，時鐘由十二進制計數(shù)器構(gòu)成。</p><p>

6、;　　該數(shù)字鐘程序的底層文件主要有六進制計數(shù)器模塊、六十進制計數(shù)器模塊和十二進制模塊，對各模塊進行封裝，供頂層文件調(diào)用，各模塊有VHDL文本設(shè)計及原理圖設(shè)計。</p><p>　　輸入端clk是連續(xù)脈沖，clrn是高電平系統(tǒng)復(fù)位，en是高電平使能端，輸出端是十分之一秒位、秒鐘個位、秒鐘十位、分鐘個位、分鐘十位、時鐘個位、時鐘十位，最后由7個數(shù)碼管顯示各位的值。</p><p>　　該數(shù)字鐘

7、程序的底層文件主要有六進制計數(shù)器模塊、六十進制計數(shù)器模塊和十二進制模塊，對各模塊進行封裝，供頂層文件調(diào)用，各模塊有VHDL文本設(shè)計及原理圖設(shè)計。</p><p><b>　　程序框圖：</b></p><p>　　十分之一秒 秒鐘 分鐘 小時 </p><p>　

8、　三、【程序代碼及原理圖】</p><p><b>　　1、六進制計數(shù)器</b></p><p><b>　　VHDL代碼：</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>

9、　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY cout6 IS</p><p>　　PORT(clk,en,clrn,load:IN STD_LOGIC;</p><p>　　date:IN STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p>　　cnt:OUT

10、 STD_LOGIC_VECTOR(2 DOWNTO 0);</p><p>　　co:OUT STD_LOGIC );</p><p>　　END cout6;</p><p>　　ARCHITECTURE behave OF cout6 IS</p><p>　　SIGNAL q:STD_LOGIC_VECTOR(2 DOWNTO 0);

11、</p><p><b>　　BEGIN</b></p><p>　　co<='1' WHEN((q="101")AND(en='1'))ELSE'0';</p><p>　　PROCESS(en,clk) </p><p><b>　

12、　BEGIN</b></p><p>　　IF clrn='0' THEN </p><p><b>　　q<="000";</b></p><p>　　ELSIF(clk'event and clk='1') THEN</p><p>　　I

13、F load='0' THEN</p><p><b>　　q<=date;</b></p><p>　　ELSIF en='1' THEN</p><p><b>　　q<=q+1;</b></p><p>　　IF(q="101")

14、THEN</p><p><b>　　q<="000";</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></

15、p><p>　　END PROCESS;</p><p><b>　　cnt<=q;</b></p><p>　　END behave; </p><p><b>　　波形仿真 ：</b></p><p><b>　　2、六十進制計數(shù)器</b><

16、/p><p><b>　　原理圖：</b></p><p><b>　　波形仿真：</b></p><p><b>　　3、十二進制計數(shù)器</b></p><p><b>　　VHDL代碼：</b></p><p>　　LIBRARY

17、IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY cout12 IS</p><p>　　PORT(clk,clrn,ldn,en:IN STD_LOGIC;</p>&

18、lt;p>　　ha:IN STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　hb:IN STD_LOGIC;</p><p>　　qa:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　qb:out STD_LOGIC);</p><p>　　END cout12;&l

19、t;/p><p>　　ARCHITECTURE behav OF cout12 IS</p><p>　　SIGNAL q:STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　SIGNAL b:STD_LOGIC;</p><p>　　SIGNAL a:STD_LOGIC_VECTOR(3 DOWNTO 0);<

20、/p><p><b>　　BEGIN</b></p><p>　　PROCESS(en,clk)</p><p><b>　　BEGIN</b></p><p>　　IF clrn='0' THEN </p><p>　　q<="0000"

21、;;</p><p>　　ELSIF(clk'event and clk='1') THEN</p><p>　　IF ldn='0' THEN</p><p><b>　　b<=hb;</b></p><p><b>　　a<=ha;</b>&l

22、t;/p><p>　　ELSIF en='1' THEN</p><p><b>　　q<=q+1;</b></p><p>　　IF(q="1011")THEN</p><p>　　q<="0000"; </p><

23、p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　CASE q IS</b></p><p>　　WHEN"0000&

24、quot;=>b<='1';a<="0010";</p><p>　　WHEN"0001"=>b<='0';a<="0001";</p><p>　　WHEN"0010"=>b<='0';a<="00

25、10";</p><p>　　WHEN"0011"=>b<='0';a<="0011";</p><p>　　WHEN"0100"=>b<='0';a<="0100";</p><p>　　WHEN"

26、0101"=>b<='0';a<="0101";</p><p>　　WHEN"0110"=>b<='0';a<="0110";</p><p>　　WHEN"0111"=>b<='0';a<=&qu

27、ot;0111";</p><p>　　WHEN"1000"=>b<='0';a<="1000";</p><p>　　WHEN"1001"=>b<='0';a<="1001";</p><p>　　WHEN&

28、quot;1010"=>b<='1';a<="0000";</p><p>　　WHEN"1011"=>b<='1';a<="0001";</p><p>　　WHEN OTHERS =>NULL;</p><p><

29、b>　　END CASE;</b></p><p>　　END PROCESS; </p><p><b>　　qa<=a;</b></p><p><b>　　qb<=b;</b></p><p>　　END ARCHITECTURE behav;</p>

30、<p><b>　　波形仿真：</b></p><p><b>　　4、數(shù)字鐘</b></p><p><b>　　原理圖：</b></p><p><b>　　波形仿真：</b></p><p><b>　　四、【結(jié)果與測試】&l

31、t;/b></p><p>　　根據(jù)六進制的波形圖判斷出六進制的設(shè)計正確，實現(xiàn)了0~5的計數(shù)，并且在5處產(chǎn)生進位，將六進制進行封裝與十進制74160根據(jù)原理圖設(shè)計成六十進制計數(shù)器，然后將它進行封裝，根據(jù)六十進的波仿真圖可以看出實現(xiàn)了0~59的計數(shù)，并且在59處產(chǎn)生進位，然后將它進行封裝。根據(jù)十二進制的波形仿真圖可以看出實現(xiàn)了0~11的計數(shù)，最后根據(jù)頂層原理圖實現(xiàn)數(shù)字鐘的設(shè)計，根據(jù)波形仿真圖，由于要給clk賦

32、很多的脈沖才會計到小時，所以我只測試到了一分鐘，十分之秒計到9產(chǎn)生進位，秒開始計數(shù)，當秒計到59，產(chǎn)生進位，分鐘開始計數(shù)，因為秒和分鐘都是調(diào)用的六十進制計數(shù)器，秒鐘功能是正確的，同理分鐘也是可行的，只要來足夠的脈沖，就可以實現(xiàn)數(shù)字鐘，由于紙的限制，數(shù)字鐘的波形仿真圖只計到了一部分，但是根據(jù)現(xiàn)有的判斷可以斷定數(shù)字鐘的設(shè)計是正確的。</p><p>　　接下來是做硬件測試，先選Device，EPF10K10LC84-

33、4,然后進行引腳鎖定，由于是簡單的數(shù)字鐘，我就沒有對預(yù)置端進行引腳鎖定。根據(jù)數(shù)字鐘功能要求可以選實驗電路結(jié)構(gòu)圖NO.5。</p><p>　　時鐘源clk 接clock0,引腳號2；使能端en用鍵7接PIO6，引腳號11；清零端clrn用鍵6接PIO5,引腳號10；</p><p>　　時鐘十位qb用數(shù)碼管8接 PIO44，引腳號72。時鐘個位qa[3..0]用數(shù)碼管7， qa3接PIO4

34、3,引腳號71；qa2接PIO42引腳號70；qa1接PIO41,引腳號67；qa0接PIO40,引腳號66。</p><p>　　分鐘十位qmb[2..0]用數(shù)碼管6，qmb2接PIO38,引腳號64;qmb1接PIO37,引腳號62;qmb0接PIO36，引腳號61。分鐘個位qma[3..0]用數(shù)碼管5，qma3接PIO35,引腳號60，qma2接PIO34,引腳號59；qma1接PIO33,引腳號58；qm

35、a0接PIO32，引腳號54.</p><p>　　秒鐘十位qsb[2..0]用數(shù)碼管4，qsb2接PIO30,引腳號52；qsb1 接PIO29,引腳號51；qsb0 接PIO28,引腳號50。秒鐘個位qsa[3..0]用數(shù)碼管3，qsa3接PIO27,引腳號49；qsa2接PIO26,引腳號48；qsa1接PIO25,引腳號47；qsa0接PIO24,引腳號39。</p><p>