數(shù)字邏輯課程設(shè)計(jì)---rs觸發(fā)器的設(shè)計(jì)

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告</p><p>　　課程名稱 數(shù)字邏輯課程設(shè)計(jì) </p><p>　　課 題 RS觸發(fā)器的設(shè)計(jì) </p><p>　　專 業(yè) 計(jì)算機(jī)科學(xué)與技術(shù) </p><p>　　班 級(jí)

2、 </p><p>　　學(xué) 號(hào) </p><p>　　姓 名 </p><p>　　指導(dǎo)教師 　　 </p><p>　　2011

3、年 01月 09日</p><p>　　一、設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求</p><p><b>　　1．設(shè)計(jì)內(nèi)容：</b></p><p>　　本課程是一門專業(yè)實(shí)踐課程，學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過的數(shù)字電子系統(tǒng)設(shè)計(jì)、VHDL程序設(shè)計(jì)等知識(shí)綜合運(yùn)用于電子系統(tǒng)的設(shè)計(jì)中，掌握運(yùn)用 VHDL或者Verilog HDL設(shè)計(jì)電子系統(tǒng)的流程和方法

4、，采用Quartus II等工具獨(dú)立應(yīng)該完成1個(gè)設(shè)計(jì)題目的設(shè)計(jì)、仿真與測(cè)試。加強(qiáng)和培養(yǎng)學(xué)生對(duì)電子系統(tǒng)的設(shè)計(jì)能力,培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的設(shè)計(jì)思想，訓(xùn)練學(xué)生綜合運(yùn)用數(shù)字邏輯課程的理論知識(shí)的能力，訓(xùn)練學(xué)生應(yīng)用Quartus II進(jìn)行實(shí)際數(shù)字系統(tǒng)設(shè)計(jì)與驗(yàn)證工作的能力，同時(shí)訓(xùn)練學(xué)生進(jìn)行芯片編程和硬件試驗(yàn)的能力。</p><p>　　題目一 4線-16線譯碼器電路設(shè)計(jì)；</p><p>　　題目二 1

5、6選1選擇器電路設(shè)計(jì)；</p><p>　　題目三 4位輸入數(shù)據(jù)的一般數(shù)值比較器電路設(shè)計(jì)</p><p>　　題目四 10線-4線優(yōu)先編碼器的設(shè)計(jì)</p><p>　　題目五 8位全加器的設(shè)計(jì)</p><p>　　題目六 RS觸發(fā)器的設(shè)計(jì)；</p><p>　　題目七 JK觸發(fā)器的設(shè)計(jì)；</p><

6、p>　　題目八 D觸發(fā)器的設(shè)計(jì)；</p><p>　　題目九 十進(jìn)制同步計(jì)數(shù)器的設(shè)計(jì)；</p><p>　　題目十 T觸發(fā)器的設(shè)計(jì)；</p><p>　　每位同學(xué)根據(jù)自己學(xué)號(hào)除以10所得的余數(shù)加一，選擇相應(yīng)題號(hào)的課題。</p><p><b>　　參考書目</b></p><p><b

7、>　　2．設(shè)計(jì)要求：</b></p><p><b>　　課程設(shè)計(jì)報(bào)告規(guī)范</b></p><p>　　課程設(shè)計(jì)報(bào)告應(yīng)包含如下幾個(gè)部分</p><p><b>　　1) 功能描述</b></p><p>　　說明設(shè)計(jì)器件的功能，包括真值表（功能表），函數(shù)表達(dá)式，邏輯電路圖</

8、p><p><b>　　2) 詳細(xì)設(shè)計(jì)</b></p><p>　　按照VHDL語言開發(fā)流程寫出整個(gè)開發(fā)過程，可以根據(jù)如下步驟適當(dāng)導(dǎo)出程序，程序界面截圖到課程設(shè)計(jì)報(bào)告對(duì)應(yīng)模塊。</p><p>　　3) 調(diào)試分析以及設(shè)計(jì)體會(huì)</p><p>　　a.仿真或程序下載調(diào)試（附界面截圖）。</p><p>

9、　　b.設(shè)計(jì)過程中遇到的問題以及解決問題的方法。</p><p>　　c.課程設(shè)計(jì)過程經(jīng)驗(yàn)教訓(xùn)、心得體會(huì)。</p><p><b>　　4) 書寫格式</b></p><p><b>　　見附帶說明。</b></p><p><b>　　5) 附錄</b></p>

10、<p><b>　　a.參考書目</b></p><p>　　b.源程序清單（帶注釋）</p><p><b>　　考核方式</b></p><p>　　指導(dǎo)老師負(fù)責(zé)驗(yàn)收程序的運(yùn)行結(jié)果，并結(jié)合學(xué)生的工作態(tài)度、實(shí)際動(dòng)手能力、創(chuàng)新精神和設(shè)計(jì)報(bào)告等進(jìn)行綜合考評(píng)，并按優(yōu)秀、良好、中等、及格和不及格五個(gè)等級(jí)給出每位同學(xué)

11、的課程設(shè)計(jì)成績。具體考核標(biāo)準(zhǔn)包含以下幾個(gè)部分：</p><p>　　平時(shí)出勤 （占10%）</p><p>　　系統(tǒng)需求分析、功能設(shè)計(jì)、數(shù)據(jù)結(jié)構(gòu)設(shè)計(jì)及程序總體結(jié)構(gòu)合理與否（占10%）</p><p>　　程序能否完整、準(zhǔn)確地運(yùn)行，個(gè)人能否獨(dú)立、熟練地調(diào)試程序（占40%）</p><p>　　設(shè)計(jì)報(bào)告（占30%）</p><

12、p>　　注意：不得抄襲他人的報(bào)告（或給他人抄襲），一旦發(fā)現(xiàn)，成績?yōu)榱惴帧?lt;/p><p>　　獨(dú)立完成情況（占10%）。</p><p><b>　　課程設(shè)計(jì)驗(yàn)收要求</b></p><p><b>　　運(yùn)行所設(shè)計(jì)的系統(tǒng)。</b></p><p><b>　　回答有關(guān)問題。</

13、b></p><p>　　提交課程設(shè)計(jì)報(bào)告紙質(zhì)稿。</p><p>　　提交源程序、設(shè)計(jì)報(bào)告文檔電子稿。</p><p>　　依內(nèi)容的創(chuàng)新程度，完善程序情況及對(duì)程序講解情況打分。</p><p><b>　　二、進(jìn)度安排</b></p><p><b>　　上機(jī)時(shí)間：</b&

14、gt;</p><p>　　十九周周二 8:00-12:00</p><p>　　十九周周三 8:00-12:00</p><p>　　二十周周一 14:00-18:00</p><p><b>　　附帶說明：</b></p><p>　　課程設(shè)計(jì)報(bào)告裝訂順序：封面、任務(wù)書、目錄、正文、評(píng)分、附件

15、（程序清單）。 </p><p>　　正文的格式:一級(jí)標(biāo)題用3號(hào)黑體,二級(jí)標(biāo)題用四號(hào)宋體加粗,正文用小四號(hào)宋體;行距為22。</p><p>　　正文的內(nèi)容:一、課題的主要功能；二、詳細(xì)設(shè)計(jì)；三、程序調(diào)試；四、總結(jié)；五、附件（所有程序的原代碼，要求對(duì)程序?qū)懗霰匾淖⑨專?lt;/p><p>　　正文總字?jǐn)?shù)要求在5000字以上（不含程序原代碼）。</p>

16、<p>　　計(jì)算機(jī)與通信學(xué)院課程設(shè)計(jì)評(píng)分表</p><p>　　課題名稱： </p><p>　　教師簽名： </p><p>　　日 期： </p><p>　　LIBRARY IEEE;USE IEEE.STD

17、_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS_clk ISPORT( S,R,res :IN std_logic;Q,NOT_Q:out std_logic);END RS_clk;ARCHITECTURE behav OF RS_clk ISsignal sel1,sel2: std_logic;BEGINprocess(res,sel1,sel2

18、)beginif res='0' then sel1<='0';sel2<='1';elsif (S='1' and R='0') then sel1<='1';sel2<='0';elsif (S='0' and R='1') then sel1<=&

19、#39;0';sel2<='1';elsif (S='0' and R='0') then sel1<=sel1; sel2<=sel2;end if;Q<=sel1;NOT_Q<=sel2;end process;END behav</p><p>　　LIBRARY IEEE;USE IEEE.STD_LO

20、GIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY RS_clk IS PORT( S,R,res :IN std_logic; Q,NOT_Q:out std_logic);END RS_clk;ARCHITECTURE behav OF RS_clk IS signal sel1,sel2: std_logic;BEGIN pro

21、cess(res,sel1,sel2) begin if res='0' then sel1<='0'; sel2<='1'; elsif (S='1' and R='0') then sel1<='1';

22、 sel2<='0'; elsif (S='0' and R='1') then sel1<='0';</p><p>　　mldule RS_FF(Q,QN,SDN,RDN);</p><p>　　input SDN,RDN;</

23、p><p>　　output Q,QN;</p><p>　　assign Q=~(SDN && QN);</p><p>　　assign QN=~(RDN && Q);</p><p><b>　　endmodule</b></p><p><b>

24、　　行為描述</b></p><p>　　Module RS_FF_1(Q,QN,SDN,RDN);</p><p>　　Input RDN,SDN;</p><p>　　Output Q,QN;</p><p>　　reg Q,QN;</p><p>　　always @(RDN or SDN)

25、</p><p><b>　　begin </b></p><p>　　case({SDN,RDN}) </p><p>　　‘b00:begin Q=1; QN=1; end</p><p>　　‘b01:begin Q=1; QN=0; end </p><p>　　‘b10:be

26、gin Q=0; QN=1; end</p><p>　　‘b11:begin Q=Q; QN=QN; end</p><p><b>　　Endcase</b></p><p><b>　　End </b></p><p><b>　　endmodule</b>&l