基于fpga電子時鐘系統(tǒng)編程畢業(yè)論文報告

上傳人：奔*** IP屬地：河北更新時間：2024-03-25 格式：doc 頁數(shù)：24 大?。?64.50KB 人氣指數(shù)：12 舉報 版權(quán)申訴

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文檔簡介

1、　　目錄　　一、系統(tǒng)設計要求 ……………………………………………………2　　系統(tǒng)設計方案 ……………………………………………………2　　三、綜合及時電路的設計 ……………………………………………2　　3.1 計

2、時電路的設計 ……………………………………………………………3　　3.2 計數(shù)電路CNT60、CNT30計數(shù)模塊的具體設計 ………………………3　　顯示控制電路的設計 ……………………………………………4　　4.1 顯示控制電路 ………………………………………………………………4<

3、;p>　　4.2 顯示譯碼電路 ………………………………………………………………4　　調(diào)整控制電路TZKZQ的設計 …………………………………5　　5.1狀態(tài)切換電路 ………………………………………………………………5　　5.2 加一調(diào)整電路………………………………………………………………5</p&

4、gt;　　5.3 TZKZQ的輸入、輸出 ……………………………………………………5　　系統(tǒng)總體電路組裝圖 ……………………………………………6　　主要的VHDL源程序 …………………………………………6　　7.1 顯示控制電路DISPLAY.VHDL源程序 …………………………………6

5、　　7.2 調(diào)整控制電路TZKAQ.VHDL源程序 …………………………………9　　7.3 計數(shù)電路CNT60.VHDL源程序 …………………………………………11　　7.4 計時電路CNT30.VHDL源程序 …………………………………………12　　7.5 系統(tǒng)總體組

6、裝電路的源程序 …………………………………………14　　系統(tǒng)仿真/硬件驗證 ……………………………………………19　　8.1 CNT60.VHDL仿真 …………………………………………………19　　8.2 CNT30.VHDL仿真 …………………………………………………20</p&g

7、t;　　8.3 DISPLAY.VHDL仿真 ……………………………………………………20　　8.4 TZKZQ.VHDL仿真 ………………………………………………………20　　8.5 系統(tǒng)硬件驗證 ……………………………………………………………20　　設計技巧分析 …………………………

8、………………………21　　系統(tǒng)拓展思路 …………………………………………………21　　系統(tǒng)設計心得體會 ……………………………………………22　　一、系統(tǒng)設計要求　　設計一個綜合性的計時系統(tǒng)，要求能實現(xiàn)年、月、日、時、分、秒以及星

9、期的計數(shù)等中和計時功能，同時將計數(shù)結(jié)果通過七段數(shù)碼管或1602液晶顯示。設計也能進行時、分、秒計時的十二小時制或二十四小時制的數(shù)字鐘，并具有定時與鬧鐘功能，能在設定的時間發(fā)出鬧鈴音，能非常方便地對年、月、日‘時、分鐘和秒進行手動調(diào)節(jié)以校準時間，每逢整點，產(chǎn)生報時音報時。 　　二、系統(tǒng)設計方案　　根據(jù)系統(tǒng)的設計要求，綜

10、合設計系統(tǒng)可分為三個主要模塊：綜合計時電路模塊、顯示控制電路模塊和調(diào)整控制電路模塊。其綜合控制電路模塊主要用于完成年、月、日、十、分、秒及星期的計時功能，顯示控制模塊主要用于完成各計時結(jié)果的顯示控制和顯示譯碼等相關的功能，調(diào)整控制電路主要用于調(diào)整及時電路的初始值即校正顯示時間。 　　三、綜合及時電路的設計　　綜合計時電路可分為計秒電路、計分電路、計時電

11、路、計星期電路、計日電路、計月電路和計年電路等7個模塊電路，這七個模塊電路分別設置了預置數(shù)、計數(shù)和進位等功能，其設計如下描述：　　3.1 計秒電路/計分電路/計時電路/計星期電路/ 計日電路/計月電路/計年電路設計　　用秒脈沖作為計秒電路的計數(shù)時鐘信號，每當計滿60就會溢出，同時進位位進位，計分電路加1，同時計秒電路清零并重新計數(shù)。

12、　　將計秒電路的進位信號作為計分電路的計數(shù)時鐘信號，每當計滿60就會溢出，同時進位位進位，計時電路加1，同時計分電路清零并重新計數(shù)。　　將計分電路的進位信號作為計時電路的計數(shù)時鐘信號，每當計滿24或12就會溢出，同時進位位進位，計星期/日電路加1，同時計時電路清零并重新計數(shù)。　　將計日電路的進位信號作為計星期電路的計數(shù)時鐘信號，每當計

13、滿7就會溢出，計星期電路返回加1并重新計數(shù)。　　將計時電路的進位脈沖信號作為計日電路的計數(shù)時鐘信號，通過系統(tǒng)辨認，確定本月總天數(shù)后，每當計滿本月天數(shù)就會溢出進位，計月電路加1，計日電路重新計數(shù)。　　將計日電路的進位信號作為計月電路的計數(shù)時鐘信號，每當計滿12就會溢出進位，計年電路加1，計月電路返回加1并重新計數(shù)。

14、　　將計月電路的進位信號作為計年電路的計數(shù)時鐘信號，每當計滿100就會溢出，計年電路返回加1并重新計數(shù)。　　3.2 計數(shù)電路CNT60、CNT30計數(shù)模塊的具體設計　　CNT60計數(shù)模塊是一個多用計時模塊，它既可以作為計秒電路調(diào)用，又可以作為計分電路調(diào)用，如圖1是其輸入、輸出端口圖，其中，輸入信號LD為置數(shù)控制信號，低電平有效，輸入信號CLK是計數(shù)時鐘信

15、號，輸入型號DATA為預置數(shù)，輸出信號NUM為計數(shù)結(jié)果，輸出信號CO為計數(shù)溢出信號。　　圖1. CNT60計數(shù)模塊輸入、輸出端口圖　　CNT30計數(shù)模塊是一個計日模塊。由于該計數(shù)模塊涉及到大小月及閏年問題，所以CNT30的計數(shù)范圍并不是固定不變，存在28、29、30和31四種計數(shù)情況。圖2是其輸入、輸出端口圖，其中，輸入信號LD為置數(shù)控制信號，低電平有效

16、，輸入信號CLK是計數(shù)時鐘信號，輸入型號DATA為預置數(shù)，輸入YEAR為當前計時的年份數(shù)，輸入信號MONTH為當前計時的月份數(shù)，輸出信號NUM為計數(shù)結(jié)果，輸出信號CO為計數(shù)溢出信號輸出信號CURRUT_MAX_DAYS為當前月的天數(shù)。　　圖2 CNT30計數(shù)模塊輸入、輸出端口圖　　四、顯示控制電路的設計　　顯示

17、主要用數(shù)碼管顯示，主要用于顯示當前年、月、日、時、分、秒、及星期，本系統(tǒng)的數(shù)據(jù)顯示電路可分為兩個子模塊即顯示控制電路和顯示譯碼電路。　　4.1 顯示控制電路　　主要負責完成數(shù)據(jù)選擇掃描及數(shù)碼管選擇信號的產(chǎn)生。數(shù)據(jù)掃描選擇輸出，同時對選擇的數(shù)據(jù)進行BCD碼轉(zhuǎn)換等功能　　4.2 顯示譯碼電路&

18、lt;p>　　將用于顯示的BCD碼數(shù)據(jù)進行譯碼。XSKZQ的輸入、輸出端口如圖3所示。其中，，輸入信號LD為置數(shù)控制信號，低電平有效，輸入信號CLK_SCAN是計數(shù)時鐘信號，輸入信號SEC、MIN、HOUR、DAY、MON、YEAR、WEEK分別來自計秒電路、計分電路、計時電路、計日電路、計月電路、計年電路和計星期電路等計時電路的計數(shù)結(jié)果的輸出：輸出信號BCD為被選擇進行顯示的計時電路的計時結(jié)果的8為BCD碼，輸出端

19、 SELOUT經(jīng)外部的3-8譯碼電路譯碼后用于選擇對應計時結(jié)果顯示數(shù)碼管的公共端　　五、調(diào)整控制電路TZKZQ的設計　　調(diào)整控制電路TZKZQ主要有狀態(tài)切換模塊和加一調(diào)整模塊，狀態(tài)切換模塊主要負責切換正常時間計數(shù)模式和時間調(diào)整模式并負責切換調(diào)整那個時間塊的狀態(tài)，加一調(diào)整模塊主要用于對年、月、日、時、分、秒及星期的加一調(diào)整，調(diào)整調(diào)正常的時間是運作。<

20、/p>　　5.1狀態(tài)切換電路　　在狀態(tài)的切換過程中，被選著的狀態(tài)所對應的二極管點亮，沒被選著的狀態(tài)調(diào)整所對應的發(fā)光二極管就熄滅，以便調(diào)試，被選中的狀態(tài)就可以用加一按鍵進行相應的時間調(diào)整，知道調(diào)整的正確的時間　　5.2 加一調(diào)整電路　　主要對年、月、

21、日、時、分、秒及星期的加一調(diào)整，是本設計很重要的部分，以防止電或出現(xiàn)異常情況出現(xiàn)時間錯亂，這時就要對相應的時間模塊進行調(diào)整，直到對應真確的當?shù)貢r間。　　5.3 TZKZQ的輸入、輸出　　圖4是其輸入、輸出端口圖，其中輸入信號KEY[1..0]為鍵盤信號，當KEY=10時表示按下了設置鍵，系統(tǒng)切換到下一狀態(tài)，當KEY=10時表示按下了調(diào)整鍵，系統(tǒng)進行自加一

22、。輸入信號CLK_KEY為按鍵掃描時鐘信號，輸入信號YEAR_CUR、MON_CUR、 DAY_CUR、 HOUR_CUR、 MIN_CUR、 SEC_CUR、 WEEK_CUR、 CURRENT_MAX_CUR為各計時電路輸出的當前計時結(jié)果的反饋值，輸出信號YEAR_EN、MON_EN、 DAY_EN、 HOUR_CEN、 MIN_EN、 SEC_EN、 WEEK_EN為各計時電路的異步置數(shù)使能信號；輸出信號SEC 、MIN 、HOU

23、R、 DAY 、MON 、YEAR、 WEEK為調(diào)整后對應時間預置的數(shù)。　　圖4 TZKZQ輸入、輸出端口圖　　六、系統(tǒng)總體電路圖的設計　　經(jīng)過系統(tǒng)的分析，系統(tǒng)的電路圖由調(diào)節(jié)控制電路、顯示控制電路和和綜合計時電路組轉(zhuǎn)而成。由于排版原因，本綜合計時系統(tǒng)的組裝電路原理圖在（下一頁）<

24、p>　　七、主要VHDL源程序　　7.1 顯示控制電路DISPLAY的VHDL源程序　　--DISPLAY_CONTRAL.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

25、USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY DISPLAY IS　　PORT(CLK_SCAN:IN STD_LOGIC;　　SEC,MIN:IN STD_LOGIC_VE

26、CTOR(5 DOWNTO 0);　　HOUR:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　DAY:IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　MON:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　YE

27、AR:IN STD_LOGIC_VECTOR(6 DOWNTO 0);　　WEEK:IN STD_LOGIC_VECTOR(2 DOWNTO 0);　　SELOUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0);　　BCD_DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO

28、0));　　END ENTITY DISPLAY;　　ARCHITECTURE ART3 OF DISPLAY IS　　SIGNAL TEMP:INTEGER RANGE 0 TO 99;　　SIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);

29、　　BEGIN　　PROCESS(CLK_SCAN)IS　　BEGIN　　IF CLK_SCAN'EVENT AND CLK_SCAN='1'THEN

30、　　IF CNT<="111"THEN　　CNT<="000";　　ELSE　　CNT<=CNT+'1';　　END IF

31、;　　END IF;　　END PROCESS;　　SELOUT<=CNT;　　PROCESS(CNT)IS　　BEGIN<

32、;/p>　　CASE CNT IS　　WHEN"000"=>TEMP<=CONV_INTEGER(SEC);　　WHEN"001"=>TEMP<=CONV_INTEGER(MIN);　　WHEN"010"

33、;=>TEMP<=CONV_INTEGER(HOUR);　　WHEN"011"=>TEMP<=CONV_INTEGER(DAY);　　WHEN"100"=>TEMP<=CONV_INTEGER(MON);　　WHEN"101&q

34、uot;=>TEMP<=CONV_INTEGER(YEAR);　　WHEN"110"=>TEMP<=2;　　WHEN"111"=>TEMP<=CONV_INTEGER(WEEK);　　WHEN OTHERS=>NULL;</p

35、>　　END CASE;　　CASE TEMP IS　　WHEN 0=>BCD_DATA<="00000000";　　WHEN 1=>BCD_DATA<="00000001";<

36、/p>　　WHEN 2=>BCD_DATA<="00000010";　　WHEN 3=>BCD_DATA<="00000011";　　WHEN 4=>BCD_DATA<="00000100";

37、;　　WHEN 5=>BCD_DATA<="00000101";　　WHEN 6=>BCD_DATA<="00000110";　　WHEN 7=>BCD_DATA<="00000111";　　WHEN 8=>BC

38、D_DATA<="00001000";　　WHEN 9=>BCD_DATA<="00001001";　　WHEN 10=>BCD_DATA<="00010000";　　WHEN 11=>BCD_DATA<=&qu

39、ot;00010001";　　WHEN 12=>BCD_DATA<="00010010";　　WHEN 13=>BCD_DATA<="00010011";　　WHEN 14=>BCD_DATA<="00010100&q

40、uot;;　　WHEN 15=>BCD_DATA<="00010101";　　WHEN 16=>BCD_DATA<="00010110";　　WHEN 17=>BCD_DATA<="00010111";</p&g

41、t;　　WHEN 18=>BCD_DATA<="00011000";　　WHEN 19=>BCD_DATA<="00011001";　　WHEN 20=>BCD_DATA<="00100000";

42、　　WHEN 21=>BCD_DATA<="00100001";　　WHEN 22=>BCD_DATA<="00100010";　　WHEN 23=>BCD_DATA<="00100011";　　WHEN 24=>

43、;BCD_DATA<="00100100";　　WHEN 25=>BCD_DATA<="00100101";　　WHEN 26=>BCD_DATA<="00100110";　　WHEN 27=>BCD_DATA<

44、="00100111";　　WHEN 28=>BCD_DATA<="00101000";　　WHEN 29=>BCD_DATA<="00101001";　　WHEN 30=>BCD_DATA<="001100

45、00";　　WHEN 31=>BCD_DATA<="00110001";　　WHEN 32=>BCD_DATA<="00110010";　　WHEN 33=>BCD_DATA<="00110011";<

46、/p>　　WHEN 34=>BCD_DATA<="00110100";　　WHEN 35=>BCD_DATA<="00110101";　　WHEN 36=>BCD_DATA<="00110110";<p

47、>　　WHEN 37=>BCD_DATA<="00110111";　　WHEN 38=>BCD_DATA<="00111000";　　WHEN 39=>BCD_DATA<="00111001";　　WHEN 40

48、=>BCD_DATA<="01000000";　　WHEN 41=>BCD_DATA<="01000001";　　WHEN 42=>BCD_DATA<="01000010";　　WHEN 43=>BCD_DATA

49、<="01000011";　　WHEN 44=>BCD_DATA<="01000100";　　WHEN 45=>BCD_DATA<="01000101";　　WHEN 46=>BCD_DATA<="01

50、000110";　　WHEN 47=>BCD_DATA<="01000111";　　WHEN 48=>BCD_DATA<="01001000";　　WHEN 49=>BCD_DATA<="01001001";

51、　　WHEN 50=>BCD_DATA<="01010000";　　WHEN 51=>BCD_DATA<="01010001";　　WHEN 52=>BCD_DATA<="01010010";&

52、lt;p>　　WHEN 53=>BCD_DATA<="01010011";　　WHEN 54=>BCD_DATA<="01010100";　　WHEN 55=>BCD_DATA<="01010101";　　WHE

53、N 56=>BCD_DATA<="01010110";　　WHEN 57=>BCD_DATA<="01010111";　　WHEN 58=>BCD_DATA<="01011000";　　WHEN 59=>BCD_

54、DATA<="01011001";　　WHEN 60=>BCD_DATA<="01100000";　　WHEN 61=>BCD_DATA<="01100001";　　WHEN 62=>BCD_DATA<=&quo

55、t;01100010";　　WHEN 63=>BCD_DATA<="01100011";　　WHEN 64=>BCD_DATA<="01100100";　　WHEN 65=>BCD_DATA<="01100101&qu

56、ot;;　　WHEN 66=>BCD_DATA<="01100110";　　WHEN 67=>BCD_DATA<="01100111";　　WHEN 68=>BCD_DATA<="01101000";

57、;　　WHEN 69=>BCD_DATA<="01101001";　　WHEN 70=>BCD_DATA<="01110000";　　WHEN 71=>BCD_DATA<="01110001";

58、　WHEN 72=>BCD_DATA<="01110010";　　WHEN 73=>BCD_DATA<="01110011";　　WHEN 74=>BCD_DATA<="01110100";　　WHEN 75=>

59、BCD_DATA<="01110101";　　WHEN 76=>BCD_DATA<="01110110";　　WHEN 77=>BCD_DATA<="01110111";　　WHEN 78=>BCD_DATA<=

60、"01111000";　　WHEN 79=>BCD_DATA<="01111001";　　WHEN 80=>BCD_DATA<="10000000";　　WHEN 81=>BCD_DATA<="1000000

61、1";　　WHEN 82=>BCD_DATA<="10000010";　　WHEN 83=>BCD_DATA<="10000011";　　WHEN 84=>BCD_DATA<="10000100";</

62、p>　　WHEN 85=>BCD_DATA<="10000101";　　WHEN 86=>BCD_DATA<="10000110";　　WHEN 87=>BCD_DATA<="10000111";<p&

63、gt;　　WHEN 88=>BCD_DATA<="10001000";　　WHEN 89=>BCD_DATA<="10001001";　　WHEN 90=>BCD_DATA<="10010000";　　WHEN 91=

64、>BCD_DATA<="10010001";　　WHEN 92=>BCD_DATA<="10010010";　　WHEN 93=>BCD_DATA<="10010011";　　WHEN 94=>BCD_DATA&

65、lt;="10010100";　　WHEN 95=>BCD_DATA<="10010101";　　WHEN 96=>BCD_DATA<="10010110";　　WHEN 97=>BCD_DATA<="100

66、10111";　　WHEN 98=>BCD_DATA<="10011000";　　WHEN 99=>BCD_DATA<="10011001";　　WHEN OTHERS=>BCD_DATA<="00000000&quo

67、t;;　　END CASE;　　END PROCESS;　　END ARCHITECTURE ART3;　　7、2調(diào)整控制電路TZKZQ的VHDL源程序　　--TZKZQ.VHD</p&

68、gt;　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY TZKZQ IS　　PORT(

69、　　CLK_KEY:IN STD_LOGIC;　　SEC_EN,MIN_EN,HOUR_EN,　　DAY_EN,MON_EN,YEAR_EN,　　WEEK_EN:OUT STD_LOGIC;　　CURRUT_MONTH_DAYS:

70、IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　KEY:IN STD_LOGIC_VECTOR(1 DOWNTO 0);　　SEC_CUR:IN STD_LOGIC_VECTOR(5 DOWNTO 0);　　HOUR_CUR:IN STD_LOGIC_VECTOR(4 DOWNTO 0);&l

71、t;/p>　　MIN_CUR:IN STD_LOGIC_VECTOR(5 DOWNTO 0);　　YEAR_CUR:IN STD_LOGIC_VECTOR(6 DOWNTO 0);　　MON_CUR:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DAY_CUR:I

72、N STD_LOGIC_VECTOR(4 DOWNTO 0);　　WEEK_CUR:IN STD_LOGIC_VECTOR(2 DOWNTO 0);　　SEC,MIN:BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0);　　HOUR:BUFFER STD_LOGIC_VECTOR(4 DOWN

73、TO 0);　　YEAR:BUFFER STD_LOGIC_VECTOR(6 DOWNTO 0);　　MON:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);　　DAY:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0);　　W

74、EEK:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));　　END ENTITY TZKZQ;　　ARCHITECTURE ART4 OF TZKZQ IS　　TYPE STATETYPE IS(NORMAL,SEC_SET,MIN_SET,HOUR_SET,DAY_SET,MON_SE

75、T,YEAR_SET,WEEK_SET);　　SIGNAL MODE:STATETYPE;　　BEGIN 　　PROCESS(KEY,CLK_KEY)IS　　BEGIN&l

76、t;p>　　IF CLK_KEY'EVENT AND CLK_KEY='1'THEN　　IF KEY="01"THEN　　SEC_EN<='1';MIN_EN<='1';HOUR_EN<='1';

77、　DAY_EN<='1';MON_EN<='1';YEAR_EN<='1';　　WEEK_EN<='1';　　CASE MODE IS　　WHEN NORMAL=> MODE<=SEC_SET;SEC<=SE

78、C_CUR;SEC_EN<='0';　　WHEN SEC_SET=>MODE<=MIN_SET;MIN<=MIN_CUR;SEC_EN<='1';--MIN<='0';　　WHEN MIN_SET=>MODE<=HOUR_SET;<

79、;p>　　HOUR<=HOUR_CUR;MIN_EN<='1';HOUR_EN<='0';　　WHEN HOUR_SET=>MODE<=DAY_SET;　　DAY<=DAY_CUR;HOUR_EN<='1';DAY_EN<='0';<

80、;/p>　　WHEN DAY_SET=>MODE<=MON_SET;　　MON<=MON_CUR;DAY_EN<='1';MON_EN<='0';　　WHEN MON_SET=>MODE<=YEAR_SET;

81、YEAR<=YEAR_CUR;MON_EN<='1';YEAR_EN<='0';　　WHEN YEAR_SET=>MODE<=WEEK_SET;　　WEEK<=WEEK_CUR;YEAR_EN<='1';WEEK_EN<='0';</p&

82、gt;　　WHEN WEEK_SET=>MODE<=NORMAL;　　END CASE;　　ELSIF KEY="10"THEN　　CASE MODE IS　　WHEN SEC_S

83、ET=>SEC_EN<='0';　　IF SEC="111011"THEN SEC<="000000";--IF>59　　ELSE SEC<=SEC+1;　　END IF;

84、;　　WHEN MIN_SET=>MIN_EN<='0';　　IF MIN="111011"THEN MIN<="000000";--IF>59　　ELSE MIN<=MIN+1;　　EN

85、D IF;　　WHEN HOUR_SET=>HOUR_EN<='0';　　IF HOUR="11000"THEN HOUR<="00000";--IF>23　　ELSE HOUR<=HOUR+1;</

86、p>　　END IF;　　WHEN DAY_SET=>DAY_EN<='0';　　IF DAY=CURRUT_MONTH_DAYS THEN DAY<="00001";　　ELSE DAY<

87、;=DAY+1;　　END IF;　　WHEN MON_SET=>MON_EN<='0';　　IF MON="1100" THEN MON<="0001";--IF>12&

88、lt;p>　　ELSE MON<=MON+1;　　END IF;　　WHEN YEAR_SET=>YEAR_EN<='0';　　IF YEAR="1100011" THEN YEAR<="000000

89、0";--IF>99　　ELSE YEAR<=YEAR+1;　　END IF;　　WHEN WEEK_SET=>WEEK_EN<='0';　　IF WEEK="111&quo

90、t; THEN WEEK<="001";--IF>7　　ELSE WEEK<=WEEK+1;　　END IF;　　WHEN OTHERS=>NULL;　　END CASE;

91、　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART4;　　7.3、CNT60

92、計數(shù)模塊的VHDL源程序　　--CNT60.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CN

93、T60 IS　　PORT(LD:IN STD_LOGIC;　　CLK:IN STD_LOGIC;　　DATA:IN STD_LOGIC_VECTOR(5 DOWNTO 0);　　NUM:BUFFER STD_LOGIC_VECTOR(5 DOWNTO 0);</p&

94、gt;　　CO:OUT STD_LOGIC);　　END ENTITY CNT60;　　ARCHITECTURE ART1 OF CNT60 IS　　BEGIN　　PROCESS(CLK,LD)IS</p&

95、gt;　　BEGIN　　IF(LD='0')THEN　　NUM<=DATA;　　ELSIF CLK'EVENT AND CLK='1'THEN　　IF NUM=&qu

96、ot;111011"THEN　　NUM<="000000";CO<='1';　　ELSE　　NUM<=NUM+1;CO<='0';

97、　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART1;　　7.4 、CNT30計時電路的VHDL源程序　　--CN

98、T30.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CNT30A IS 　　PORT(LD:

99、IN STD_LOGIC;　　CLK: IN STD_LOGIC;　　YEAR:IN STD_LOGIC_VECTOR(6 DOWNTO 0);　　MONTH:IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　DATA:IN STD_LOGIC_VECT

100、OR(4 DOWNTO 0);　　NUM:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0);　　CURRUT_MONTH_DAYS:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);　　CO:OUT STD_LOGIC);　　END

101、ENTITY CNT30A;　　ARCHITECTURE ART2 OF CNT30A IS　　SIGNAL TOTAL_DAYS:STD_LOGIC_VECTOR(4 DOWNTO 0);　　BEGIN　　PROCESS(CLK,L

102、D)IS　　VARIABLE IS_RUNYEAR:STD_LOGIC;　　BEGIN　　CASE YEAR IS　　WHEN"0000000"=>IS_RUNYEAR:='1';--0<

103、;/p>　　WHEN"0000100"=>IS_RUNYEAR:='1';--4　　WHEN"0001000"=>IS_RUNYEAR:='1';--8　　WHEN"0001100"=>IS_RUNYEAR:='

104、;1';--12　　WHEN"0010000"=>IS_RUNYEAR:='1';--16　　WHEN"0010100"=>IS_RUNYEAR:='1';--20　　WHEN"0011000"=>

105、;IS_RUNYEAR:='1';--24　　WHEN"0011100"=>IS_RUNYEAR:='1';--28　　WHEN"0100000"=>IS_RUNYEAR:='1';--32　　WHEN"

106、0100100"=>IS_RUNYEAR:='1';--36　　WHEN"0101000"=>IS_RUNYEAR:='1';--30　　WHEN"0101100"=>IS_RUNYEAR:='1';--44<

107、p>　　WHEN"0110000"=>IS_RUNYEAR:='1';--48　　WHEN"0110100"=>IS_RUNYEAR:='1';--52　　WHEN"0111000"=>IS_RUNYEAR:='1';--5

108、6　　WHEN"0111100"=>IS_RUNYEAR:='1';--60　　WHEN"1000000"=>IS_RUNYEAR:='1';--64　　WHEN"1000100"=>IS_RUNYEAR

109、:='1';--68　　WHEN"1001000"=>IS_RUNYEAR:='1';--72　　WHEN"1001100"=>IS_RUNYEAR:='1';--76　　WHEN"1010000&quo

110、t;=>IS_RUNYEAR:='1';--80　　WHEN"1010100"=>IS_RUNYEAR:='1';--84　　WHEN"1011000"=>IS_RUNYEAR:='1';--88　　WHEN

111、"1011100"=>IS_RUNYEAR:='1';--92　　WHEN"1100000"=>IS_RUNYEAR:='1';--96　　WHEN OTHERS =>IS_RUNYEAR:='0';<

112、b>　　END CASE;　　CASE MONTH IS　　WHEN"0000"=>TOTAL_DAYS<="11111";--1YUE　　WHEN"0011"=>TOTAL_DAYS<="11

113、111";--3YUE　　WHEN"0101"=>TOTAL_DAYS<="11111";--5YUE　　WHEN"0111"=>TOTAL_DAYS<="11111";--7YUE　　WHEN&qu

114、ot;1000"=>TOTAL_DAYS<="11111";--8YUE　　WHEN"1010"=>TOTAL_DAYS<="11111";--10YUE　　WHEN"1100"=>TOTAL_DAYS<="11111&

115、quot;;--12YUE　　WHEN"0100"=>TOTAL_DAYS<="11110";--4YUE　　WHEN"0110"=>TOTAL_DAYS<="11110";--6YUE　　WHEN"

116、1001"=>TOTAL_DAYS<="11110";--9YUE　　WHEN"1011"=>TOTAL_DAYS<="11110";--11YUE　　WHEN"0010"=>IF(IS_RUNYEAR='1')THEN

117、　　TOTAL_DAYS<="11101";--29　　ELSE　　TOTAL_DAYS<="11100";--28　　END IF;</

118、p>　　WHEN OTHERS =>NULL;　　END CASE;　　IF(LD='0')THEN 　　NUM<=DATA;　　ELSIF CLK'EVENT'

119、ANDCLK='1'THEN　　CURRUT_MONTH_DAYS<=TOTAL_DAYS;　　IF NUM=TOTAL_DAYS THEN 　　NUM<="00001";CO<='1';<b&g

120、t;　　ELSE　　NUM<=NUM+1;CO<='1';　　END IF;　　END IF;　　END PROCESS;&

122、LOGIC FUNCTIONS 　　-- AND OTHER SOFTWARE AND TOOLS, AND ITS AMPP PARTNER LOGIC 　　-- FUNCTIONS, AND ANY OUTPUT FILES FROM ANY OF THE FOREGOING 　　-- (INCLUDING

123、DEVICE PROGRAMMING OR SIMULATION FILES), AND ANY 　　-- ASSOCIATED DOCUMENTATION OR INFORMATION ARE EXPRESSLY SUBJECT 　　-- TO THE TERMS AND CONDITIONS OF THE ALTERA PROGRAM LICENSE

124、 　　-- SUBSCRIPTION AGREEMENT, ALTERA MEGACORE FUNCTION LICENSE 　　-- AGREEMENT, OR OTHER APPLICABLE LICENSE AGREEMENT, INCLUDING, 　　-- WITHOUT LIMITATION, THA

125、T YOUR USE IS FOR THE SOLE PURPOSE OF 　　-- PROGRAMMING LOGIC DEVICES MANUFACTURED BY ALTERA AND SOLD BY 　　-- ALTERA OR ITS AUTHORIZED DISTRIBUTORS. PLEASE REFER TO THE

126、;　　-- APPLICABLE AGREEMENT FOR FURTHER DETAILS.　　-- PROGRAM "QUARTUS II"　　-- VERSION "VERSION 7.2 BUILD 151 09/26/2007 SJ FULL VERSION"

127、　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL; 　　LIBRARY WORK;　　ENTITY SHUZISHIZHONG IS 　　PORT<

128、;p>　　(　　CLK_SCAN : IN STD_LOGIC;　　CLK_SEC : IN STD_LOGIC;　　CLK_KEY : IN STD_LOGIC;　　KEY : IN STD_LOGIC_VEC

129、TOR(1 DOWNTO 0);　　LED_MIN : OUT STD_LOGIC;　　LED_HOUR : OUT STD_LOGIC;　　LED_SEC : OUT STD_LOGIC;　　LED_DAY : OUT STD_LOGIC;</p&

130、gt;　　LED_MON : OUT STD_LOGIC;　　LED_YEAR : OUT STD_LOGIC;　　LED_WEEK : OUT STD_LOGIC　　);　　END SHUZISHI

131、ZHONG;　　ARCHITECTURE BDF_TYPE OF SHUZISHIZHONG IS 　　COMPONENT TZKZQ　　PORT(CLK_KEY : IN STD_LOGIC;　　CURRUT_MONTH_DAYS : IN STD_LOGIC_VECT

132、OR(4 DOWNTO 0);　　DAY_CUR : IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　HOUR_CUR : IN STD_LOGIC_VECTOR(4 DOWNTO 0);　　KEY : IN STD_LOGIC_VECTOR(1 DOWNTO 0);&

133、lt;p>　　MIN_CUR : IN STD_LOGIC_VECTOR(5 DOWNTO 0);　　MON_CUR : IN STD_LOGIC_VECTOR(3 DOWNTO 0);　　SEC_CUR : IN STD_LOGIC_VECTOR(5 DOWNTO 0);　　WEEK_CUR : IN S

134、TD_LOGIC_VECTOR(2 DOWNTO 0);　　YEAR_CUR : IN STD_LOGIC_VECTOR(6 DOWNTO 0);　　SEC_EN : OUT STD_LOGIC;　　MIN_EN : OUT STD_LOGIC;　　HOUR_EN : O

135、UT STD_LOGIC;　　DAY_EN : OUT STD_LOGIC;　　MON_EN : OUT STD_LOGIC;　　YEAR_EN : OUT STD_LOGIC;　　WEEK_EN : OUT STD_LOGIC;

136、　　DAY : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);　　HOUR : OUT STD_LOGIC_VECTOR(4 DOWNTO 0);　　MIN : OUT STD_LOGIC_VECTOR(5 DOWNTO 0);　　MON : OUT STD_LOGIC_VECTOR(3 DO

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