畢業(yè)論文 基于vhdl的計程車計價器設計（含外文翻譯）

1、<p><b>　　摘 要</b></p><p>　　在實際生產(chǎn)生活中，出租車計價器系統(tǒng)是非常重要。鑒于出租車計價器系統(tǒng)的實際應用性，本文設計了一個出租車計價器系統(tǒng)，根據(jù)預定的設計要求和設計思路，以MAX+PLUSⅡ軟件為平臺，使用VHDL硬件描述語言來實現(xiàn)本設計。本文的主要內(nèi)容是設計系統(tǒng)的電路結(jié)構(gòu)，編寫VHDL程序和仿真實現(xiàn)設計要求。最后使本設計不僅能實現(xiàn)計費和預置以及模擬汽

2、車啟動、停止、暫停等功能，還能夠動態(tài)掃描顯示車費數(shù)目。通過仿真模擬，得到了設計結(jié)果以及在MAX+PLUSⅡ軟件下的仿真波形。經(jīng)過對軟件仿真波形和硬件調(diào)試結(jié)果的分析，可以發(fā)現(xiàn)本文設計的出租車計價系統(tǒng)具有實用出租車計價器的基本功能，能夠完成模擬計費及相關(guān)任務，如能進一步的改進，在一定范圍內(nèi)是可以實用化和市場化的。</p><p>　　【關(guān)鍵詞】: 出租車計費器 FPGA MAX+PLUSⅡ VHDL</p

3、><p><b>　　ABSTRACT</b></p><p>　　The rental car mileage fare meter’s system is very important in actual production life. According to the predetermined design requirements and design id

4、eas, this paper uses the platform of MAX + PLUS Ⅱ software and VHDL hardware description language to design a taximeter system. This paper mainly introduces the structure of the system and circuit design, it not only to

5、achieve, bill, preset and simulate the start, stop, pause and other functions of car, but also to scan the showed fare number d</p><p>　　Key words: The rental car costs system FPGA MAX+PLUSⅡ VHDL</p

6、><p><b>　　目 錄</b></p><p><b>　　摘 要I</b></p><p>　　ABSTRACTII</p><p><b>　　目 錄III</b></p><p><b>　　前 言1</b>&

7、lt;/p><p><b>　　第一章 概述2</b></p><p>　　第一節(jié) 設計背景2</p><p>　　第二節(jié) EDA發(fā)展概況3</p><p>　　一、EDA系統(tǒng)框架結(jié)構(gòu)6</p><p><b>　　二、系統(tǒng)級設計7</b></p><

8、;p>　　第三節(jié) EDA技術(shù)基本特征7</p><p>　　一、“自頂向下”的設計方法8</p><p>　　二、ASIC設計8</p><p>　　三、硬件描述語言9</p><p>　　四、VHDL的優(yōu)點9</p><p>　　第四節(jié) 本章小結(jié)10</p><p>　　第二

9、章 出租車計費系統(tǒng)的設計11</p><p>　　第一節(jié) 出租車計費目標11</p><p>　　第二節(jié) 基本設計思想11</p><p>　　第三節(jié) 設計方案比較12</p><p>　　第四節(jié) 本章小結(jié)14</p><p>　　第三章 基于VHDL的出租車計費系統(tǒng)的實現(xiàn)15</p><

10、;p>　　第一節(jié) VHDL相關(guān)介紹15</p><p>　　一、FPGA簡介15</p><p>　　二、部分模塊設計16</p><p>　　第二節(jié) 系統(tǒng)框圖及各功能模塊的實現(xiàn)及主程序17</p><p>　　一、程序流程圖17</p><p>　　二、系統(tǒng)總體框圖18</p><

11、;p>　　三、計費模塊的實現(xiàn)19</p><p>　　四、十進制轉(zhuǎn)換模塊的實現(xiàn)20</p><p>　　五、車費路程顯示模塊的實現(xiàn)21</p><p>　　六、八進制選擇模塊實現(xiàn)22</p><p>　　七、顯示譯碼模塊實現(xiàn)23</p><p>　　第三節(jié) 本章小結(jié)24</p><

12、p>　　第四章 系統(tǒng)仿真24</p><p>　　第一節(jié) 軟件Altera Max+plus介紹24</p><p>　　一、軟件功能簡介24</p><p>　　三、MAX+plus II 可編程設計流程25</p><p>　　四、項目編譯（設計處理）26</p><p>　　五、仿真和定時分析（項

13、目校驗）27</p><p>　　六、器件編程下載27</p><p>　　七、可編程邏輯常用設計輸入法介紹28</p><p>　　第二節(jié) 模塊仿真結(jié)果28</p><p>　　一、十進制轉(zhuǎn)換模塊的仿真結(jié)果28</p><p>　　二、計費模塊的仿真結(jié)果29</p><p>　　三

14、、車費路程顯示模塊的仿真結(jié)果29</p><p>　　四、八進制選擇模塊結(jié)果驗證29</p><p>　　五、顯示譯碼模塊結(jié)果驗證30</p><p>　　第三節(jié) 本章小結(jié)30</p><p><b>　　第五章 結(jié)論31</b></p><p><b>　　致 謝32&l

15、t;/b></p><p><b>　　參考文獻33</b></p><p><b>　　附 錄34</b></p><p><b>　　一、英文原文34</b></p><p><b>　　二、中文翻譯40</b></p>&

16、lt;p>　　三、源程序代碼45</p><p>　　計費程序模塊程序45</p><p>　　十進制轉(zhuǎn)換模塊程序47</p><p>　　車費路程顯示模塊程序49</p><p>　　八進制選擇模塊程序50</p><p>　　顯示譯碼模塊程序50</p><p><b

17、>　　前 言</b></p><p>　　二十世紀后半期，隨著集成電路和計算機技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實現(xiàn)方法經(jīng)歷了由分立元件、SSI、MSI到LSI、VLSI以及UVLSI的過程。同時為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路（ASIC）逐漸取代了通用全硬件LSI電路，而ASIC以其體積小、重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。</p>

18、<p>　　目前，業(yè)界大量可編程邏輯器件（PLD），尤其是現(xiàn)場可編程邏輯器件（FPLD）被大量地應用在ASIC的制作當中。在可編程集成電路的開發(fā)過程中，以計算機為工作平臺，融合了應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果的電子設計自動化（EDA）技術(shù)主要能輔助進行三方面的設計工作：IC設計,電子電路設計以及PCB設計</p><p>　　其中電子設計技術(shù)的核心就是EDA技術(shù)，EDA是指以計算機為工作

19、臺，融合應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進行三方面的設計工作，即IC設計、電子電路設計和PCB設計。它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實現(xiàn)，然后采用硬件描述語言(HDL)完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終的目標器件。</p><p>　　硬件描

20、述語言(HDL—Hardware Description Language)是一種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設計層次,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的

21、電路設計過程都可以用VHDL來完成。</p><p><b>　　第一章 概述</b></p><p><b>　　第一節(jié) 設計背景</b></p><p>　　隨著出租車行業(yè)的發(fā)展，對出租車計費器的要求也越來越高。二十世紀后半期，隨著集成電路和計算機技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實現(xiàn)方法經(jīng)歷了由分立元件、S

22、SI、MSI到LSI、VLSI以及UVLSI的過程。同時為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路（ASIC）逐漸取代了通用全硬件LSI電路，而ASIC以其體積小、重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。目前，業(yè)界大量可編程邏輯器件（PLD），尤其是現(xiàn)場可編程邏輯器件（FPLD）被大量地應用在ASIC的制作當中。在可編程集成電路的開發(fā)過程中，以計算機為工作平臺，融合了應用電子技術(shù)、計算機技術(shù)、智能化技術(shù)最新成果的電

23、子設計自動化（EDA）技術(shù)主要能輔助進行三方面的設計工作：IC設計,電子電路設計以及PCB設計</p><p>　　理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設計要求：它能夠支持不同結(jié)構(gòu)的器件，在多種平臺運行，提供易于使用的界面，并且有廣泛的特征。此外，一個設計系統(tǒng)應該能給設計師提供充分自由的設計輸入方法和設計工具選擇。Altered公司開發(fā)的MAX+PLUSⅡ開發(fā)系統(tǒng)能充分滿足可編程邏輯設計所有要求。MAX+PLUS

24、Ⅱ設計環(huán)境所提供的靈活性和高效性是無可比擬的。其豐富的圖形界面，輔之以完整的、可及時訪問的在線文檔，使設計人員能夠輕松、愉快地掌握和使用MAX+PLUSⅡ軟件。</p><p>　　編程器是一種專門用于對可編程器（如EPROM,EEPROM,GAL,CPLD,PAL等）進行編程的專業(yè)設備PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實現(xiàn)的

25、功能直接用PLD器件來實現(xiàn)，而不必去將現(xiàn)有的電路用語言來描述，但電路圖描述方法無法做到簡練；硬件描述語言描述是可編程器件設計的另一種描述方法，語言描述可能精確和簡練地表示電路的邏輯功能，現(xiàn)在PLD的設計過程中廣泛使用。常用的硬件描述語言有ABEL,VHDL語言等，其中ABEL是一種簡單的硬件描述語言，其支持布爾方程、真值表、狀態(tài)機等邏輯描述，適用于計數(shù)器、譯碼器、運算電路、比較器等邏輯功能的描述；VHDL語言是一種行為描述語言，其編結(jié)構(gòu)

26、類似于計算機中的C語言，在描述復雜邏輯設計時，非常簡潔，具有很強的邏輯描述和仿真能力，是未來硬件設計語言的主流。</p><p>　　VHDL就是超高速集成電路硬件描述語言。覆蓋面廣，描述能力強，是一個多層次的硬件描述語言。在VHDL語言中，設計的原始描述可以非常簡練，經(jīng)過層層加強后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計算機接受，也容易被讀者理解。使用期長，不會因工藝變化而使描

27、述過時。因為VHDL的硬件描述與工藝無關(guān)，當工藝改變時，只需修改相應程序中的屬性參數(shù)即可。支持大規(guī)模設計的分解和已有設計的再利用。一個大規(guī)模的設計不可能由一個人獨立完成，必須由多人共同承擔，VHDL為設計的分解和設計的再利用提供了有力的支持。</p><p>　　第二節(jié) EDA發(fā)展概況</p><p>　　電子設計技術(shù)的核心就是EDA技術(shù)，EDA是指以計算機為工作臺，融合應用電子技術(shù)、計算

28、機技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進行三方面的設計工作，即IC設計、電子電路設計和PCB設計。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個階段。70年代為計算機輔助設計(CAD)階段，人們開始用計算機輔助進行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計算機輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設計和結(jié)構(gòu)設計，并且通過電氣連接網(wǎng)絡表將兩者結(jié)

29、合在一起，實現(xiàn)了工程設計。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動布局布線，PCB后分析。90年代為電子系統(tǒng)設計自動化(EDA)階段。</p><p>　　中國EDA市場已漸趨成熟，不過大部分設計工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設計人員開發(fā)復雜的片上系統(tǒng)器件。為了與臺灣和美國的設計工程師形成更有力的競爭，中國的設計隊伍有必要購入一些最新的EDA技術(shù)。</p&

30、gt;<p>　　在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機及軟件技術(shù)、第三代移動通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡技術(shù)為基礎的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟增長點。要大力推進制造業(yè)信息化，積極開展計算機輔助設計（CAD）、計算機輔助工程（CAE）、計算機輔助工藝（CAPP）、計算機機輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計劃（MRPII

31、）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡制造”，便于合作設計、合作制造，參與國內(nèi)和國際競爭。開展“數(shù)控化”工程和“數(shù)字化”工程。自動化儀表的技術(shù)發(fā)展趨勢的測試技術(shù)、控制技術(shù)與計算機技術(shù)、通信技術(shù)進一步融合，形成測量、控制、通信與計算機（M3C）結(jié)構(gòu)。在ASIC和PLD設計方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。外設技術(shù)與EDA工程相結(jié)合的市場前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。</p&g

32、t;<p>　　中國自1995年以來加速開發(fā)半導體產(chǎn)業(yè)，先后建立了幾所設計中心，推動系列設計活動以應對亞太地區(qū)其它EDA市場的競爭。 </p><p>　　在EDA軟件開發(fā)方面，目前主要集中在美國。但各國也正在努力開發(fā)相應的工具。日本、韓國都有ASIC設計工具，但不對外開放 。中國華大集成電路設計中心，也提供IC設計軟件，但性能不是很強。相信在不久的將來會有更多更好的設計工具有各地開花并結(jié)果。

33、據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設計自動化領(lǐng)域發(fā)展最快的兩個市場，年復合增長率分別達到了50%和30%。</p><p>　　EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來描述。EDA技術(shù)的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設計工具趨于完美的地步。EDA市場日趨成熟，但我國的研發(fā)水平還很有限，需迎頭趕上。</p><p>　　可編程邏輯器件自70年代以來經(jīng)歷了PAL，GA

34、LCPLD,FPGA幾個發(fā)展階段，其中CPLD/FPGA高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將各模塊ASC集成度高的優(yōu)點和可編程邏輯器件設計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快速度上市，而當市場擴大時，他可以很容易的轉(zhuǎn)換掩膜ASIC實現(xiàn)，因此開發(fā)風險也大為降低。</p><p>　　硬件描述語言（HDL）是一種用于設計硬件電子系統(tǒng)的計算機語言，他用軟件編

35、程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和鏈接形式，與傳統(tǒng)的門級描述方式相比，他更適合于大規(guī)模系統(tǒng)的設計。 例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行A=B+C即可。而且VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言如ABEL,HDL,AHDL,由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年，美國

36、國防部正式推出了告訴集成電路硬件描述語言VHDL，1987年IEEE采納VHDL為硬件描述語言標準（IEEE STD-1076）。</p><p>　　VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級。寄存器傳輸級和邏輯門多個設計層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三中描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件語言的功能，整個自頂向下或由下向上的電路設計過程都可以用VHDL來完成。VHDL還具有以下特點：1

37、VHDL的寬范圍描述能力是他成為高層設計的核心，將設計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而花較少的精力于物理實現(xiàn)。VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯設計，靈活且方便，而且也便于設計結(jié)果的交流、保存和重用。3.VHDL的設計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。4.VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好。傳統(tǒng)的硬件電路設計方法是采用自下而上的設計方法，即根據(jù)系統(tǒng)對硬件的要求，詳細編制技術(shù)規(guī)格

38、書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進行細化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進行各功能模塊的細化和電路設計；各功能模塊電路設計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設計。采用傳統(tǒng)方法設計數(shù)字系統(tǒng)，特</p><p>　　覆蓋面廣，描述能力強，是一個多層次的硬件描述語言。在VHDL語言中，設計的原始描述可以非常簡練，經(jīng)

39、過層層加強后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。</p><p>　　具有良好的可讀性，即容易被計算機接受，也容易被讀者理解。</p><p>　　使用期長，不會因工藝變化而使描述過時。因為VHDL的硬件描述與工藝無關(guān)，當工藝改變時，只需修改相應程序中的屬性參數(shù)即可。</p><p>　　支持大規(guī)模設計的分解和已有設計的再利用。一個大規(guī)模的設計不可能由一個

40、人獨立完成，必須由多人共同承擔，VHDL為設計的分解和設計的再利用提供了有力的支持。</p><p>　　當電路系統(tǒng)采用VHDL語言設計其硬件時，與傳統(tǒng)的電路設計方法相比較，具有如下的特點：即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設計的內(nèi)容細化，最后完成系統(tǒng)硬件的整體設計。</p><p>　　在設計的過程中，對系統(tǒng)自上而下分成三個層次進行設計：</p><p>　　

41、第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學模型的描述。一般來說，對系統(tǒng)進行行為描述的目的是試圖在系統(tǒng)設計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設計中存在的問題。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達系統(tǒng)設計的要求。</p><p>　　第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方

42、式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。也就是說，系統(tǒng)采用RTL方式描述，才能導出系統(tǒng)的邏輯表達式，才能進行邏輯綜合。</p><p>　　第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡表）。此時，如果需要，可將邏輯綜合的結(jié)果

43、以邏輯原理圖的方式輸出。此后可對綜合的結(jié)果在門電路級上進行仿真，并檢查其時序關(guān)系。應用邏輯綜合工具產(chǎn)生的門網(wǎng)絡表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實現(xiàn)硬件電路的設計。</p><p>　　由自上而下的設計過程可知，從總體行為設計開始到最終的邏輯綜合，每一步都要進行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設計中存在的問題，從而可以大大縮短系統(tǒng)的設計周期。</p><p>　　由于目前眾多制造PL

44、D芯片的廠家，其工具軟件均支持VHDL語言的編程。所以利用VHDL語言設計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設計需要，自行利用PLD設計自用的ASIC芯片，而無須受通用元器件的限制。</p><p>　　一、EDA系統(tǒng)框架結(jié)構(gòu) </p><p>　　EDA系統(tǒng)框架結(jié)構(gòu)（FRAMEWORK）是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如CADENCE公司的Desig

45、n Framework，Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國際ＣＦＩ組織制定的統(tǒng)一技術(shù)標準?？蚣芙Y(jié)構(gòu)能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、設計師之間以及整個產(chǎn)品開發(fā)過程中的信息傳輸與共享，是并行工程和自頂向下設計施的實現(xiàn)基礎。</p><p>　　EDA技術(shù)的每一次進步，都引起了設計層次上的一次飛躍，從設計層次

46、上分，70年代為物理級設計（CAD），80年代為電路級設計（CAE），９０年代進入到系統(tǒng)級設計（EDA）。物理級設計主要指IC版圖設計，一般由半導體廠家完成，對電子工程師沒有太大的意義，因此本文重點介紹電路級設計和系統(tǒng)級設計。</p><p>　　仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡表進行PCB板的自動布局布線。在制作PCB板之前還可以進行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析

47、等，并可將分析后的結(jié)果參數(shù)反標回電路圖，進行第二次仿真，也稱為后仿真。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。由此可見，電路級的EDA技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設計階段，縮短了開發(fā)時間，降低了開發(fā)成本。</p><p><b>　　二、系統(tǒng)級設計</b></p><p>　　進入90

48、年代以來，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點：一是產(chǎn)品復雜程度提高；二是產(chǎn)品上市時限緊迫。然而，電路級設計本質(zhì)上是基于門級描述的單層次設計，設計的所有工作（包括設計輸入、仿真和分析、設計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設計方法不能適應新的形勢，一種高層次的電子設計方法，也即系統(tǒng)級設計方法，應運而生。高層次設計是一種“概念驅(qū)動式”設計，設計人員無須通過原理圖描述電路，而是針對設計目標進行功能描述。由于擺脫了電路細節(jié)的束

49、縛，設計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，而且這些概念構(gòu)思以高層次描述的形式輸人計算機，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設計。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。不僅如此，高層次設計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工。</p><p>　　第三節(jié) EDA技術(shù)基本特征</p><p>

50、;　　EDA代表了當今電子設計技術(shù)的最新發(fā)展方向，它的基本特征是：設計人員按照“自頂向下”的設計方法，對整個系統(tǒng)進行方案設計和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實現(xiàn)，然后采用硬件描述語言(HDL)完成系統(tǒng)行為級設計，最后通過綜合器和適配器生成最終的目標器件。這樣的設計方法被稱為高層次的電子設計方法。下面介紹與ESDA基本特征有關(guān)的幾個概念。</p><p>　　一、“自頂向下”的設計方法

51、</p><p>　　10年前，電子設計的基本思路還是選擇標準集成電路“自底向上”的構(gòu)造出一個新的系統(tǒng)，這樣的設計方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯。</p><p>　　高層次設計給我們提供了一種“自頂向下”(Top–Down)的全新設計方法，這種設計方法首先從系統(tǒng)設計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設計。在方框圖一級進行仿真、糾錯，并用硬件描述語言對高層

52、次的系統(tǒng)行為進行描述，在系統(tǒng)一級進行驗證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰Ｓ捎谠O計的主要仿真和調(diào)試過程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設計上的錯誤，避免設計工作的浪費，同時也減少了邏輯功能仿真的工作量，提高了設計的一次成功率。</p><p><b>　　二、ASIC設計</b></p><p>

53、　　現(xiàn)代電子產(chǎn)品的復雜度日益加深，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題，解決這一問題的有效方法就是采用ASIC(Application Specific Integrated Circuits)芯片進行設計。ASIC按照設計方法的不同可分為：全定制ASIC，半定制ASIC，可編程ASIC(也稱為可編程邏輯器件)。</p><p>　　設計全定制ASIC芯片時，設計

54、師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設計結(jié)果交由IC廠家掩膜制造完成。優(yōu)點是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點是：開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。</p><p>　　半定制ASIC芯片的版圖設計方法有所不同，分為門陣列設計法和標準單元設計法，這兩種方法都是約束性的設計方法，其主要目的就是簡化設計，以犧牲芯片性能為代價來縮短開發(fā)時間。</p>&

55、lt;p>　　可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設計人員完成版圖設計后，在實驗室內(nèi)就可以燒制出自己的芯片,無須IC廠家的參與，大大縮短了開發(fā)周期。</p><p>　　可編程邏輯器件自七十年代以來，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達200萬門/片，它將掩膜ASIC集成度高的優(yōu)點和可編程邏輯器件設計生產(chǎn)方便的特點結(jié)

56、合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易的轉(zhuǎn)由掩膜ASIC實現(xiàn)，因此開發(fā)風險也大為降低。</p><p>　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設計方法的實現(xiàn)載體。</p><p><b>　　三、硬件描述語言</b></p><p>　　硬件描述語言

57、(HDL—Hardware Description Language)是一種用于設計硬件電子系統(tǒng)的計算機語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級描述方式相比，它更適合大規(guī)模系統(tǒng)的設計。例如一個32位的加法器，利用圖形輸入軟件需要輸入500至1000個門，而利用VHDL語言只需要書寫一行A=B+C即可，而且VHDL語言可讀性強，易于修改和發(fā)現(xiàn)錯誤。早期的硬件描述語言，如ABEL–HDL、AHDL，

58、由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設計，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國國防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語言，1987年IEEE采納VHDL為硬件描述語言標準(IEEE STD-1076)。</p><p>　　VHDL是一種全方位的硬件描述語言，包括系統(tǒng)行為級、寄存器傳輸級和邏

59、輯門級多個設計層次,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語言的功能，整個自頂向下或自底向上的電路設計過程都可以用VHDL來完成。</p><p><b>　　四、VHDL的優(yōu)點</b></p><p>　　(1)VHDL的寬范圍描述能力使它成為高層次設計的核心，將設計人員的工作重心提高到了系統(tǒng)功能的實現(xiàn)與調(diào)試，而化較少的

60、精力于物理實現(xiàn)。</p><p>　　(2)VHDL可以用簡潔明確的代碼描述來進行復雜控制邏輯的設計，靈活且方便，而且也便于設計結(jié)果的交流、保存和重用。</p><p>　　(3)VHDL的設計不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。</p><p>　　(4)VHDL是一個標準語言，為眾多的EDA廠商支持，因此移植性好。</p><p>&l

61、t;b>　　五、系統(tǒng)框架結(jié)構(gòu)</b></p><p>　　EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范，目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的Design Framework，Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國際CFI組織(CAD Framework Initiative)制定的統(tǒng)一技術(shù)標準。Frame

62、work能將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務之間、設計師之間以及整個產(chǎn)品開發(fā)過程中信息的傳輸與共享，是并行工程和Top–Down設計方法的實現(xiàn)基礎。</p><p><b>　　第四節(jié) 本章小結(jié)</b></p><p>　　本章主要介紹了整個論文設計的一些背景，包括EDA本身的一些特點以及在EDA目前的大致發(fā)

63、展情況，相對于后面的設計內(nèi)容，本章算是介紹了一些要可能涉及到得基本知識。</p><p>　　第二章 出租車計費系統(tǒng)的設計</p><p>　　第一節(jié) 出租車計費目標</p><p>　　本文中出租車的計費工作原理一般分成3個階段：</p><p>　?、佘嚻鸩介_始計費。首先顯示起步價（本次設計起步費為7.00元）,車在行駛3 km以內(nèi)，只收

64、起步價7.00元。</p><p>　?、谲囆旭偝^3 km后，按每公里2.2元計費（在7.00元基礎上每行駛1 km車費加2.2元），車費依次累加。</p><p>　　③行駛路程達到或超過9 km后(車費達到20元)，每公里加收50%的車費,車費變成按每公里3.3元開始計費。車暫時停止（行駛中遇紅燈或中途暫時停車）不計費，車費保持不變。若停止則車費清零，等待下一次計費的開始。</

65、p><p>　　第二節(jié) 基本設計思想</p><p>　　一、根據(jù)出租車計費原理，將出租車計費部分由5個計數(shù)器來完成分別為counterA，counterB，counterC，counterD，counterE。①計數(shù)器A完成車費百位計數(shù)。②計數(shù)器B完成車費十位和個位③計數(shù)器C完成車費角和分。④計數(shù)器D完成計數(shù)到30（完成車費的起步價）。⑤計數(shù)器E完成模擬實現(xiàn)車行駛100m的功能。</p

66、><p>　　二、行駛過程中車費附加50%的功能：由比較器實現(xiàn)。</p><p>　　三、車費的顯示：由動態(tài)掃描電路來完成。用專用模塊來實現(xiàn)，完成數(shù)據(jù)的輸入即動態(tài)數(shù)據(jù)的顯示。</p><p>　　四、通過分析可以設計出系統(tǒng)的頂層框圖如圖2.1所示：</p><p>　　圖2.1 系統(tǒng)的頂層框圖</p><p>　　第三節(jié)

67、設計方案比較</p><p>　　方案一：采用數(shù)字電路控制。其原理方框圖如圖2.2所示。采用傳感器件，輸出脈沖信號，經(jīng)過放大整形作為移位寄存器的脈沖，實現(xiàn)計價，但是考慮到這種電路過于簡單，性能不夠穩(wěn)定，而且不能調(diào)節(jié)單價，也不能根據(jù)天氣調(diào)節(jié)計費標準，電路不夠?qū)嵱?，所以我們不予采用?lt;/p><p><b>　　圖2.2</b></p><p>　

68、　方案二：采用單片機控制。利用單片機豐富的IO端口，及其控制的靈活性，實現(xiàn)基本的里程計價功能和價格調(diào)節(jié)、時鐘顯示功能。其原理如圖2.3所示。</p><p>　　單片機方案有較大的活動空間，不但能實現(xiàn)所要求的功能而且能在很大的程度上擴展功能，而且還可以方便的對系統(tǒng)進行升級。</p><p>　　缺點在于實現(xiàn)起來相對比較復雜，因此暫不考慮這種方法。</p><p>&

69、lt;b>　　圖2.3</b></p><p>　　方案三：采用VHDL語言</p><p>　　VHDL具有功能強大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復雜的邏輯控制。它具有多層次的設計描述功能，層層細化，最后可直接生成電路級描述。而且它還支持各種設計方法，既支持自底向上的設計，又支持自頂向下的設計；既支持模塊化設計，又支持層次化設計。VHDL采用基于庫（Libra

70、ry）的設計方法，可以建立各種可再次利用的模塊。這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計。除此之外，采用VHDL耗費資源比較小，速度比較快，效率比較高，且易于共享和復用。</p><p>　　故綜合以上幾點我們選擇VHDL語言來設計計程車計價器。</p><p><

71、b>　　第四節(jié) 本章小結(jié)</b></p><p>　　本章主要闡述了我對于出租車計價器這個設計的基本的思路，以及參考多種方案并進行對比，最終選定采用VHDL語言進行設計。</p><p>　　第三章 基于VHDL的出租車計費系統(tǒng)的實現(xiàn)</p><p>　　第一節(jié) VHDL相關(guān)介紹</p><p><b>　　一、F

72、PGA簡介</b></p><p>　　現(xiàn)場可編程門陣列FPGA（FieldProgrammable Gate Array）是美國Xilinx公司于1984年首先開發(fā)的一種通用型用戶可編程器件。FPGA既具有門陣列器件的高集成度和通用性，又有可編程邏輯器件用戶可編程的靈活性。 </p><p>　　FPGA由可編程邏輯單元陣列、布線資源和可編程的I／O單元陣列構(gòu)成，一個FPGA

73、包含豐富的邏輯門、寄存器和I／O資源。一片F(xiàn)PGA芯片就可以實現(xiàn)數(shù)百片甚至更多個標準數(shù)字集成電路所實現(xiàn)的系統(tǒng)。</p><p>　　FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I／O單元都可以由用戶編程，可以實現(xiàn)任何邏輯功能，滿足各種設計需求。其速度快，功耗低，通用性強，特別適用于復雜系統(tǒng)的設計。使用FPGA還可以實現(xiàn)動態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運行的不同時刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相

74、關(guān)或時間相關(guān)的任務）及硬件軟化、軟件硬化等功能。 </p><p><b>　　二、部分模塊設計 </b></p><p>　　FPGA部分可劃分成兩個模塊，其中正弦波發(fā)生器模塊又可細分成幾個小模塊。 </p><p><b>　?、冁i存器設計 </b></p><p>　　鎖存器用來將單片機送來的

75、頻率數(shù)據(jù)鎖存穩(wěn)定在FPGA中，可以用片內(nèi)的鎖存器資源（或用觸發(fā)器）來構(gòu)成。 </p><p><b>　?、谶\算器設計 </b></p><p>　　運算器是用來將頻率數(shù)據(jù)轉(zhuǎn)換成正弦波點與點之間的定時數(shù)據(jù)。該運算器實際上最終可轉(zhuǎn)換成一除法器。該除法器描述如下： </p><p>　　—VECTOR（WIDTH— R－1 DOWNTO 0））；

76、</p><p>　　END COMPONENT； </p><p>　　上述描述實際上是調(diào)用了Altera公司的參數(shù)化模塊庫（LPM）中的一個元件。元件描述后，只要在程序中用Generic map和port map語句映射該元件即可。所要注意的是，上述口信號remainder是numerator和denominator模運算的結(jié)果，所以應將remainder與denominator／2相

77、比較，實際結(jié)果應在比較的基礎上決定加1還是不加1。 </p><p><b>　　③定時器設計 </b></p><p>　　定時器根據(jù)運算器傳來的定時數(shù)據(jù)定時。它可以通過對基準時鐘計數(shù)來實現(xiàn)，當定時時間一到，就觸發(fā)波形的輸出。 </p><p>　　設計中采用了兩個計數(shù)模塊來同時計數(shù)，一個模塊計數(shù)時鐘的上邊沿，而另一模塊則計數(shù)時鐘的下邊沿。這

78、樣相當于使系統(tǒng)時鐘頻率提高了一倍，充分利用了系統(tǒng)資源。 </p><p><b>　　④波形輸出 </b></p><p>　　波形輸出是當定時器滿足定時要求觸發(fā)后就輸出此時的正弦值，多個點的觸發(fā)輸出就形成了一個正弦波。 </p><p>　　為節(jié)省芯片資源，這部分求某時正弦值的功能不采用構(gòu)造運算器來算出正弦值，而是利用查表結(jié)構(gòu)。象Xilinx

79、公司FPGA芯片則可以利用CLB塊來配置RAM或直接利用Logiblox來生成。還有象Altera公司的Flex10k系列就用查找表結(jié)構(gòu)（LUT）來構(gòu)建片內(nèi)ROM或RAM。在工程文件中創(chuàng)建RAM或ROM塊以后，可以通過將各時刻的正弦值（以ASCII字符表示）寫進MIF文件（初始化文件）中，從而存儲在RAM或ROM塊中。在定時器觸發(fā)后生成該時的地址，通過查詢該RAM或ROM塊就可輸出該時得正弦值。 </p><p>

80、;　　第二節(jié) 系統(tǒng)框圖及各功能模塊的實現(xiàn)及主程序</p><p><b>　　一、程序流程圖</b></p><p><b>　　圖3.1程序流程圖</b></p><p><b>　　二、系統(tǒng)總體框圖</b></p><p>　　下圖所示為系統(tǒng)的總體框圖，該系統(tǒng)主要由負責汽車

81、啟動，停止，暫停，加速等功能的計費模塊，負責把車費和路程轉(zhuǎn)化為4位10進制數(shù)的轉(zhuǎn)換模塊，負責顯示車費和路程的顯示模塊，以及復位模塊和顯示譯碼模塊等5個模塊組成。</p><p>　　圖3.2 系統(tǒng)總體框圖</p><p><b>　　三、計費模塊的實現(xiàn)</b></p><p>　　計費模塊如圖3.2所示，輸入端口START、STOP、PAUSE

82、、JS分別為汽車起動、停止、暫停、加速按鍵。LUC、CHEFEI分別表示汽車行駛的路程及相應的車費。</p><p><b>　　圖3.2</b></p><p>　　if(clk'event and clk='1')then</p><p>　　if(stop='0')then</p>&

83、lt;p><b>　　chf:=0;</b></p><p><b>　　num:=0;</b></p><p><b>　　b:='1';</b></p><p><b>　　aa:=0;</b></p><p><b>

84、　　lc:=0;</b></p><p>　　elsif(start='0')then</p><p><b>　　b:='0';</b></p><p><b>　　chf:=700;</b></p><p><b>　　lc:=0;</

85、b></p><p>　　elsif(start='1' and js='1'and pause='1')then</p><p>　　if(b='0')then</p><p>　　num:=num+1;</p><p><b>　　end if;</b&

86、gt;</p><p>　　四、十進制轉(zhuǎn)換模塊的實現(xiàn)</p><p>　　如圖3.3所示，該模塊把車費和路程轉(zhuǎn)化為4位十進制數(shù)，daclk的頻率要比clk快得多</p><p><b>　　圖3.3</b></p><p>　　if(comb1a=9 and comb1b=9 and comb1c=9)then</

87、p><p>　　comb1a:="0000";</p><p>　　comb1b:="0000";</p><p>　　comb1c:="0000";</p><p>　　comb1d:=comb1d+1;</p><p>　　comb1:=comb1+1;<

88、;/p><p>　　elsif(comb1a=9 and comb1b=9)then</p><p>　　comb1a:="0000";</p><p>　　comb1b:="0000";</p><p>　　comb1:=comb1+1;</p><p>　　comb1c:=com

89、b1c+1;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　五、車費路程顯示模塊的實現(xiàn)</p><p>　　如圖3.5所示，通過該八進制模塊，車費和路程將被顯示出來</p><p>　　圖3.5 車費路程

90、顯示模塊</p><p><b>　　begin </b></p><p><b>　　comb:=c;</b></p><p>　　case comb is</p><p>　　when”000”=>d<=a1;</p><p><b>　　dp<

91、;=’0’;</b></p><p>　　when”001”=>d<=a2;</p><p><b>　　dp<=’0’;</b></p><p>　　when”010”=>d<=a3;</p><p><b>　　dp<=’1’;</b></p

92、><p>　　when”011”=>d<=a4;</p><p>　　when others=>null;</p><p><b>　　end case;</b></p><p>　　end process;</p><p><b>　　end rtl;</b>

93、;</p><p>　　六、八進制選擇模塊實現(xiàn)</p><p>　　模塊如圖3.6所示，該模塊主要負責對不同時刻的車費路程的數(shù)值顯示進行選擇。</p><p>　　圖3.6 八進制選擇模塊</p><p><b>　　begin </b></p><p>　　if(clk’event and cl

94、k=’1’)then</p><p>　　if(b=”111”)then</p><p><b>　　b:=”000”;</b></p><p><b>　　else</b></p><p><b>　　b:=b+1;</b></p><p><b

95、>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　a<=b;</b></p><p>　　end process;</p><p><b>　　end rtl;</b></p>&

96、lt;p>　　七、顯示譯碼模塊實現(xiàn)</p><p><b>　　模塊如圖3.7</b></p><p>　　圖3.7 顯示譯碼模塊</p><p><b>　　begin</b></p><p><b>　　case d is</b></p><p&g

97、t;　　when”0000”=>q<=”0111111”;</p><p>　　when”0001”=>q<=”0000110”;</p><p>　　when”0010”=>q<=”1011011”;</p><p>　　when”0011”=>q<=”1001111”;</p><p>　　

98、when”0100”=>q<=”1100110”;</p><p>　　when”0101”=>q<=”1101101”;</p><p>　　when”0110”=>q<=”1111101”;</p><p>　　when”0111”=>q<=”0100111”;</p><p>　　when

99、”1000”=>q<=”1101111”;</p><p>　　when others=>q<=”1101111” ;</p><p><b>　　end case;</b></p><p>　　end process; </p><p><b>　　end rtl; </b>

100、;</p><p><b>　　第三節(jié) 本章小結(jié)</b></p><p>　　本章首先對于主要使用的軟件maxplus進行了一個簡單的介紹，然后交代了總設計的框圖以及流程圖，給閱讀者以一個大體的印象。 從3.4節(jié)開始，分5個模塊詳細介紹了主要程序，一個出租車計費系統(tǒng)的程序在本章全部交待完畢。</p><p><b>　　第四章 系統(tǒng)仿

101、真</b></p><p>　　第一節(jié) 軟件Altera Max+plus介紹</p><p><b>　　一、軟件功能簡介</b></p><p>　　MAX+plusⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是美國Altera 公司推出的一種EDA 工具，具有靈

102、活高效，使用便捷，易學易用的特點。Altera 公司在推出各種CPLD 和FPGA 的同時也在不斷地升級相應的開發(fā)工具軟件，已從早期的第一代A+plus、第二代MAX+plus 發(fā)展到目前的第三代MAX+plus II 和第四代Quartus。使用MAX+plus Ⅱ軟件，設計者無需精通器件內(nèi)部的復雜結(jié)構(gòu)，只需熟悉所用的設計輸入工具，如硬件描述語言、原理圖等進行輸入，MAX+plusⅡ自動將設計轉(zhuǎn)換成目標文件下載到器件中去。</p

103、><p>　　MAX+plusⅡ開發(fā)系統(tǒng)具有以下特點。</p><p>　?、俣嗥脚_系統(tǒng) MAX+plusⅡ的設計輸入、處理與校驗功能一起提供了全集</p><p>　　成化的可編程開發(fā)工具，可以加快動態(tài)調(diào)試，縮短開發(fā)周期。</p><p>　?、陂_放的界面 MAX+plusⅡ可與其它工業(yè)標準的設計輸入、綜合和校驗工</p><

104、;p>　　具鏈接。具有EDIF，VHDL，Verilog HDL 以及其他的網(wǎng)表接口，便于與許多公司的EDA 工具接口，包括Cadence，Mentor，Synopsys，Synplicity，Viewlogic等公司提供的EDA 工具的接口。</p><p>　?、勰K組合式工具軟件MAX+plusⅡ具有一個完整的可編程邏輯設計環(huán)境，</p><p>　　包括設計輸入、設計處理、設

105、計校驗仿真和下載編程四個模塊，設計者可以按設計流程選擇工作模塊。</p><p>　?、芘c結(jié)構(gòu)無關(guān) MAX+plusⅡ支持Altera 的Classic、MAX5000、MAX7000、</p><p>　　FLEX8000、FLEXlOK 等可編程器件系列，提供工業(yè)界中唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設計環(huán)境。</p><p>　?、萦布枋稣Z言 MAX+plusⅡ

106、支持各種HDL 硬件設計輸入語言，包括VHDL、VerilogHDL 和Altera 的硬件描述語言AHDL。</p><p>　　二、可編程邏輯器件設計流程簡介</p><p>　　可編程邏輯器件CPLD/FPGA 的設計是指利用開發(fā)軟件和編程工具對器件進行開發(fā)的過程?？删幊踢壿嬈骷脑O計流程包括設計準備、設計輸入、設計處理（項目編譯）、仿真和定時分析、器件編程下載（設計實現(xiàn)）四個步驟。

107、</p><p>　　三、MAX+plus II 可編程設計流程</p><p>　?、僭O計準備在對可編程邏輯器件的芯片進行設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等設計準備工作。設計者首先要根據(jù)任務要求，如系統(tǒng)所完成的功能及復雜程度，對工作速度和器件本身的資源、成本及連線的可布通性等方面進行權(quán)衡，選擇合適的設計方案。在前面已經(jīng)介紹過，數(shù)字系統(tǒng)的設計方法通常采用從頂向下的設計方法，

108、也是基于芯片的系統(tǒng)設計的主要方法，它首先從系統(tǒng)設計入手，在頂層進行功能劃分和結(jié)構(gòu)設計，采用硬件描述語言對高層次的系統(tǒng)進行描述，并在系統(tǒng)級采用仿真手段,驗證設計的正確性，然后再逐級設計在低層的結(jié)構(gòu)。由于高層次的設計與器件及工藝無關(guān)，而且在芯片設計前就可以用軟件仿真手段驗證系統(tǒng)方案的可行性，因此自頂向下的設計方法,有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設計中的錯誤，避免不必要的重復設計，提高設計的一次成功率。自頂向下的設計采用功能分割的方法從頂向下逐次進行劃

109、分，這種層次化設計的另一個優(yōu)點是支持模塊化，從而可以提高設計效率。</p><p>　?、谠O計輸入設計者將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計算機的過程稱為設計輸入。設計輸入通常有以下幾種方式。</p><p>　　1）．原理圖輸入方式</p><p>　　2）．硬件描述語言輸入方式</p><p><b>

110、　　3）．波形輸入方式</b></p><p>　　4）．層次化設計輸入方式</p><p>　　四、項目編譯（設計處理）</p><p>　　這是器件設計中的核心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯化簡、綜合和優(yōu)化，并適當?shù)赜靡黄蚨嗥骷詣舆M行適配，最后產(chǎn)生編程用的編程文件。</p><p>　　語法檢查

111、和設計規(guī)則檢查</p><p>　　設計輸入完成之后，在編譯過程首先進行語法檢驗，如檢查原理圖有無漏</p><p>　　連信號線，信號有無雙重來源，文本輸入文件中的關(guān)鍵字有無輸入錯誤等各種語法錯誤，并及時列出錯誤信息 報告供設計者修改；然后進行設計規(guī)則檢驗，檢查總的設計有無超出器件資源或規(guī)定的限制 并將編譯報告列出，指明違反規(guī)則情況以供設計者糾正。</p><p>

112、;<b>　?、?邏輯優(yōu)化和綜合</b></p><p>　　化簡所有的邏輯方程或用戶自建的宏，使設計所占用的資源最少。綜合的目</p><p>　　的是將多個模塊設計文件合并為一個網(wǎng)表文件，并使層次設計平面化(即展平)。④ 適配和分割</p><p>　　確定優(yōu)化以后的邏輯能否與器件中的宏單元和I／0 單元適配，然后將設計分割為多個便于適配的

113、邏輯小塊形式映射到器件相應的宏單元中。如果整個設計</p><p>　　不能裝入一片器件時，可以將整個設計自動分(分割)成多塊并裝入同一系列的多片器件中去。</p><p>　　劃分(分割)工作可以全部自動實現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制進行。劃分時應使所需器件數(shù)目盡可能少，同時應使用于器件之間通信的引線端子數(shù)目最少。</p><p><b&g

114、t;　　⑤ 布局和布線</b></p><p>　　布局和布線工作是在設計檢驗通過以后由軟件自動完成的，它能以最優(yōu)的方式對邏輯元件布局，并準確地實現(xiàn)元件間的互連。布線以后軟件會自動生成布線報告，提供有關(guān)設計中各部分資源的使用情況等信息。</p><p>　?、?生成編程數(shù)據(jù)文件</p><p>　　項目編譯的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對C

115、PLD 來說，是產(chǎn)生熔絲圖文件，即JEDEC 文件(電子器件工程聯(lián)合制定的標準格式，簡稱JED 文件)；對于FPGA 來說，是生成位數(shù)據(jù)文件(BitstreamGeneration)。</p><p>　　五、仿真和定時分析（項目校驗）</p><p>　　設計項目的校驗包括設計項目的仿真（功能仿真）、定時分析兩個部分。一個設計項目在編譯完成后只能為項目創(chuàng)建一個編程文件，但并不能保證是否真