數(shù)字系統(tǒng)設(shè)計(jì)

1、數(shù)字系統(tǒng)設(shè)計(jì),主講人：鄧洪波E-mail: arcat@scut.edu.cn,題外話,注意準(zhǔn)時(shí)上課作業(yè)有問題隨時(shí)反映互相學(xué)習(xí),為什么要學(xué)數(shù)字系統(tǒng)設(shè)計(jì),跟數(shù)字電路的關(guān)系跟微機(jī)的關(guān)系個(gè)人的學(xué)習(xí)經(jīng)驗(yàn),本書簡(jiǎn)介,是數(shù)字設(shè)計(jì)原則和VHDL指南的結(jié)合沒有具體講VHDL語(yǔ)法本書結(jié)構(gòu)（目錄）學(xué)生用書,Chapter 1,Modern digital designCMOS technologyProgrammable logic

2、Electrical properties,Modern digital design,電路設(shè)計(jì)：analogue、digital（各自特點(diǎn)）軟件變得重要（In embedded systems）數(shù)字設(shè)計(jì)應(yīng)用廣泛,1.1.1設(shè)計(jì)自動(dòng)化,Electronic design automation(EDA)快速開發(fā)作用：綜合、仿真幾種實(shí)現(xiàn)方法語(yǔ)言：Verilog、VHDL標(biāo)準(zhǔn)的重要性,1.1.2 Logic gates,本

3、質(zhì)是analogue components兩種邏輯狀態(tài)：1、0（電平）大規(guī)模集成電路相對(duì)分立元件實(shí)現(xiàn)電路的優(yōu)勢(shì)注意：設(shè)計(jì)時(shí)，重點(diǎn)在于怎么連接，而不是被連接的元件。,1.1.3 ASICS and FPGAs,ASIC:全定制（full-custom）、半定制Programmable logic：PLA、GAL等 P4 PLA結(jié)構(gòu)CPLD(comp

4、lex PLDs)FPGAs(field programmable gate arrays),可編程器件優(yōu)點(diǎn),電路容積高電路性能佳完備的開發(fā)工具，實(shí)現(xiàn)方便可編程邏輯功能，并可在線編程價(jià)格低廉,FPGA 、CPLD,FPGA結(jié)構(gòu)上與CPLD不同(P13-14)，燒寫后，是用一小段電路連接（約50歐），會(huì)影響扇出系數(shù)（P14圖）內(nèi)部繞線不同：FPGA內(nèi)部延時(shí)不固定， CPLD內(nèi)部延時(shí)固定門數(shù)不同

5、：CPLD門數(shù)可更多,1.1.4 Design flow,異步和同步系統(tǒng)同步系統(tǒng)的設(shè)計(jì)步驟（應(yīng)結(jié)合EDA設(shè)計(jì)）寫說明書如果必要，可分成幾個(gè)更小的部分及寫出相應(yīng)的說明寫出狀態(tài)轉(zhuǎn)換圖簡(jiǎn)化狀態(tài)轉(zhuǎn)換圖為每個(gè)狀態(tài)分配布爾變量得到下個(gè)狀態(tài)和輸出優(yōu)化設(shè)計(jì)，使需要的門最少選IC，在電路板上放置IC布板最重要的還是設(shè)計(jì)思想和原則,1.2 CMOS technology,早期用電子管，現(xiàn)在用晶體管，主要是CMOS技術(shù)晶體管：雙極結(jié)