eda技術(shù)試題庫

1、EDAEDA試題庫建設(shè)試題庫建設(shè)[70%基礎(chǔ)題，20%中檔題，10%提高題（試題容量：20套試卷，其中每套試題填空題10空（每空2分），選擇題10題（每題2分）），簡答題4題（每題5分），分析題2題（每題10分），設(shè)計題2題（每題10分）。]基礎(chǔ)題部分填空題（140空）1一般把EDA技術(shù)的發(fā)展分為（CAD）、（CAE）和（EDA）三個階段。2EDA設(shè)計流程包括（設(shè)計準(zhǔn)備）、（設(shè)計輸入）、（設(shè)計處理）和（器件編程）四個步驟。3時序仿真是在

2、設(shè)計輸入完成之后，選擇具體器件并完成布局、布線之后進(jìn)行的時序關(guān)系仿真因此又稱為（功能仿真）。4VHDL的數(shù)據(jù)對象包括（變量）、（常量）和（信號），它們是用來存放各種類型數(shù)據(jù)的容器。5圖形文件設(shè)計結(jié)束后一定要通過（仿真），檢查設(shè)計文件是否正確。6以EDA方式設(shè)計實現(xiàn)的電路設(shè)計文件，最終可以編程下載到（FPGA）或者（CPLD）芯片中，完成硬件設(shè)計和驗證。7MAXPLUS的文本文件類型是（.VHD）。8在PC上利用VHDL進(jìn)行項目設(shè)計，不允

3、許在（根目錄）下進(jìn)行，必須在根目錄為設(shè)計建立一個工程目錄。9VHDL源程序的文件名應(yīng)與（實體名）相同，否則無法通過編譯。10.常用EDA的設(shè)計輸入方式包括（文本輸入方式）、（圖形輸入方式）、（波形輸入方式）。11.在VHDL程序中，（實體）和（結(jié)構(gòu)體）是兩個必須的基本部分。12.將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為（HDL綜合器）。13、VHDL的數(shù)據(jù)對象分為（常量）、（變量）和（信號）3類。14、VHDL的操作符包括（算術(shù)運(yùn)

4、算符）和（符號運(yùn)算符）。15、常用硬件描述語言有（VerilogHDL）、（AHDL）以及（VHDL）。16、VHDL基本語句有（順序語句）、（并行語句）和屬性自定義語句。17、VHDL同或邏輯操作符是（XN）。18、原理圖文件類型后綴名是（.GDF），VerilogHDL語言文本文件類型的后綴名是（.V）。19、十六進(jìn)制數(shù)16#E#E1對應(yīng)的十進(jìn)制數(shù)值是（224）。20、一個完整的VHDL程序應(yīng)包含三個基本部分，即庫文件說明、（程序包

5、應(yīng)用說明）和（實體和結(jié)構(gòu)體說明）。21、VHDL不等于關(guān)系運(yùn)算符是（=）。22、STD_LOGIC_1164程序包是（IEEE）庫中最常用的程序包。23文本輸入是指采用（硬件描述語言）進(jìn)行電路設(shè)計的方式。24當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括（vhdl）和（verilog）。57.MAXPLUSII中原理圖的后綴是（.GDF）。58.VHDL語言共支持四種常用庫，其中（WK）庫是用戶的VHDL設(shè)計現(xiàn)行工作庫。59.在EDA

6、工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為（綜合器）。60.在VHDL的CASE語句中，條件句中的“=”不是操作符號，它只相當(dāng)與（THEN）作用。61.assign—pinlocationchip命令是MAXPLUSII軟件中（引腳鎖定）的命令。62.在VHDL中可以用語句（clock’eventclock=’0’）表示檢測clock下降沿。63.在VHDL中，語句”FIIN0TO7LOOP”定義循環(huán)次數(shù)為（8）次。64.

7、在VHDL中，PROCESS結(jié)構(gòu)內(nèi)部是由（順序）語句組成的。65.執(zhí)行MAXPLUSII的（Simulat）命令，可以對設(shè)計的電路進(jìn)行仿真。66.執(zhí)行MAXPLUSII的（Compiler）命令，可以對設(shè)計的電路進(jìn)行編譯。67.執(zhí)行MAXPLUSII的（Programmer）命令，可以對設(shè)計的電路進(jìn)行下載。68.在VHDL中，PROCESS本身是（并行）語句。69.在元件例化語句中，用（=）符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信

8、號與PTMAP中的信號名關(guān)聯(lián)起來。70.在MAXPLUSII集成環(huán)境下為圖形文件產(chǎn)生一個元件符號的主要作用是（被高層次電路設(shè)計調(diào)用）。71.在MAXPLUSII工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計文件是否正確的過程稱為（綜合）。72在VHDL中，IF語句中至少應(yīng)有1個條件句，條件句必須由（BOOLEAN）表達(dá)式構(gòu)成。73.在VHDL中（變量）不能將信息帶出對它定義的

9、當(dāng)前設(shè)計單元。74.在VHDL中，一個設(shè)計實體可以擁有一個或多個（結(jié)構(gòu)體）。75.在VHDL的IEEE標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有（9）種邏輯值。76在VHDL中，用語句（clock’EVENTclock=’1’）表示clock的上升沿。77、仿真是對電路設(shè)計的一種（間接的）檢測方法。78.QuartusII中建立設(shè)計項目的菜單是（“File”→“NewProjectWizard”）。79.執(zhí)行QuartusII的

10、（Create∠UpdateCreateSymbolFilesfCurrentFile）命令，可以為設(shè)計電路建立一個元件符號。80.使用QuartusII的圖形編輯方式輸入的電路原理圖文件必須通過（編譯）才能進(jìn)行仿真驗證81.QuartusII的波形文件當(dāng)中設(shè)置仿真時間的命令是（EditTimeBar）。82.完整的IF語句，其綜合結(jié)果可實現(xiàn)（組合邏輯電路）。83.描述項目具有邏輯功能的是（結(jié)構(gòu)體）。84protel原理圖設(shè)計時按下(Q

11、)鍵可實現(xiàn)英制和公制的轉(zhuǎn)換。85在VHDL語言的程序中，注釋使用()符號。86protel原理圖設(shè)計時按下(EMM鍵)快捷鍵可實現(xiàn)“移動功能”。87.在放置元器件的過程按下（TAB）鍵可以調(diào)出元件屬性對話框。88.40mil大約等于（0.001）m。A、B、0.001cmC、0.001inchD、0.001mm89.通常所說的幾層板指的是（鉆孔圖層）的層數(shù)。90.執(zhí)行（AlignTop）命令操作，元器件按頂端對齊。91.執(zhí)行(Align