數(shù)字電子技術(shù)試卷及答案五套

1、1數(shù)字電子技術(shù)試卷數(shù)字電子技術(shù)試卷一、選擇題：A組：1.如果采用偶校驗方式，下列接收端收到的校驗碼中，（A）是不正確的A、00100B、10100C、11011D、11110２、某一邏輯函數(shù)真值表確定后，下面描述該函數(shù)功能的方法中，具有唯一性的是（B）A、邏輯函數(shù)的最簡與或式B、邏輯函數(shù)的最小項之和C、邏輯函數(shù)的最簡或與式D、邏輯函數(shù)的最大項之和３、在下列邏輯電路中，不是組合邏輯電路的是（D）A、譯碼器B、編碼器C、全加器D、寄存器４、

2、下列觸發(fā)器中沒有約束條件的是（D）A、基本RS觸發(fā)器B、主從RS觸發(fā)器C、同步RS觸發(fā)器D、邊沿D觸發(fā)器５、555定時器不可以組成D。A.多諧振蕩器B.單穩(wěn)態(tài)觸發(fā)器C.施密特觸發(fā)器D.JK觸發(fā)器６、編碼器（A）優(yōu)先編碼功能，因而（C）多個輸入端同時為１。A、有B、無C、允許D、不允許７、（D）觸發(fā)器可以構(gòu)成移位寄存器。A、基本RS觸發(fā)器B、主從RS觸發(fā)器C、同步RS觸發(fā)器D、邊沿D觸發(fā)器８、速度最快的AD轉(zhuǎn)換器是（A）電路A、并行比較型

3、B、串行比較型C、并－串行比較型D、逐次比較型9、某觸發(fā)器的狀態(tài)轉(zhuǎn)換圖如圖所示，該觸發(fā)器應(yīng)是(C)A.JK觸發(fā)器B.RS觸發(fā)器C.D觸發(fā)器D.T觸發(fā)器10.（電子專業(yè)作）對于VHDL以下幾種說法錯誤的是（A）AVHDL程序中是區(qū)分大小寫的。B一個完整的VHDL程序總是由庫說明部分、實體和結(jié)構(gòu)體等三部分構(gòu)成CVHDL程序中的實體部分是對元件和外部電路之間的接口進(jìn)行的描述，可以看成是定義元件的引腳D結(jié)構(gòu)體是描述元件內(nèi)部的結(jié)構(gòu)和邏輯功能B組：

4、1、微型計算機(jī)和數(shù)字電子設(shè)備中最常采用的數(shù)制是（A）A.二進(jìn)制B.八進(jìn)制C.十進(jìn)制D.十六進(jìn)制2、十進(jìn)制數(shù)6在8421BCD碼中表示為（B）A.0101B.0110C.0111D.10003A.2B.3C.4D.85欲使JK觸發(fā)器按Qn1=n工作，可使JK觸發(fā)器的輸入端A。QA.J=K=1B.J=0K=1C.J=0K=0D.J=1K=06多諧振蕩器可產(chǎn)生B。A.正弦波B.矩形脈沖C.三角波D.鋸齒波7在下列邏輯電路中，不是組合邏輯電路的

5、是A。A.譯碼器B.編碼器C.全加器D.寄存器8八路數(shù)據(jù)分配器，其地址輸入端有B個。A.2B.3C.4D.898位移位寄存器，串行輸入時經(jīng)D個脈沖后，8位數(shù)碼全部移入寄存器中。A.1B.2C.4D.810一個無符號8位數(shù)字量輸入的DAC，其分辨率為D位。A.1B.3C.4D.8D組：1、下列四個數(shù)中，最大的數(shù)是（B）A、（AF）16B、（001010000010）8421BCDC、（10100000）2D、（198）102、下列關(guān)于異或

6、運算的式子中，不正確的是（B）A、AA=0B、?1??AAC、A0=AD、A1=??A3、下列門電路屬于雙極型的是（A）A、OC門B、PMOSC、NMOSD、CMOS4、對于鐘控RS觸發(fā)器，若要求其輸出“0”狀態(tài)不變，則輸入的RS信號應(yīng)為（A）A、RS=X0B、RS=0XC、RS=X1D、RS=1X5、如圖所示的電路，輸出F的狀態(tài)是（D）A、AB、AC、1D、06、ABA在四變量卡諾圖中有(B)個小格是“1”。A、13B、12C、6D、