可編程序控制器試題與答案

1、思考題：進(jìn)程的敏感信號(hào)表指的是什么？簡(jiǎn)述敏感信號(hào)表在進(jìn)程中的作用？思考題：進(jìn)程的敏感信號(hào)表指的是什么？簡(jiǎn)述敏感信號(hào)表在進(jìn)程中的作用？進(jìn)程的敏感信號(hào)表指的是什么？簡(jiǎn)述敏感信號(hào)表在進(jìn)程中的作用？?進(jìn)程的“敏感信號(hào)表”也稱敏感表，是進(jìn)程的激活條件，可由一個(gè)或多個(gè)信號(hào)組成，各信號(hào)間以“，”號(hào)分隔。當(dāng)敏感信號(hào)表中的任一個(gè)信號(hào)有事件發(fā)生，即發(fā)生任意變化，此時(shí)，進(jìn)程被激活，進(jìn)程中的語(yǔ)句將從上到下逐句執(zhí)行一遍，當(dāng)最后一條語(yǔ)句執(zhí)行完畢之后，進(jìn)程即進(jìn)入等待

2、掛起狀態(tài)，直到下一次敏感表中的信號(hào)有事件發(fā)生，進(jìn)程再次被激活，如此循環(huán)往復(fù)。VHDL復(fù)習(xí)題1什么是VHDL？簡(jiǎn)述VHDL的發(fā)展史。答：VHDL是美國(guó)國(guó)防部為電子項(xiàng)目設(shè)計(jì)承包商提供的，簽定合同使用的，電子系統(tǒng)硬件描述語(yǔ)言。1983年成立VHDL語(yǔ)言開(kāi)發(fā)組，1987年推廣實(shí)施，1993年擴(kuò)充改版。VHDL是IEEE標(biāo)準(zhǔn)語(yǔ)言，廣泛用于數(shù)字集成電路邏輯設(shè)計(jì)。2簡(jiǎn)述VHDL設(shè)計(jì)實(shí)體的結(jié)構(gòu)。答：實(shí)體由實(shí)體名、類型表、端口表、實(shí)體說(shuō)明部分和實(shí)體語(yǔ)句部

3、分組成。根據(jù)IEEE標(biāo)準(zhǔn)，實(shí)體組織的一般格式為：ENTITY實(shí)體名IS[GENERIC(類型表)；]可選項(xiàng)[PT(端口表)；]必需項(xiàng)實(shí)體說(shuō)明部分；可選項(xiàng)[BEGIN實(shí)體語(yǔ)句部分；]END[ENTITY][實(shí)體名]；3分別用結(jié)構(gòu)體的3種描述法設(shè)計(jì)一個(gè)4位計(jì)數(shù)器。答：用行為描述方法設(shè)計(jì)一個(gè)4位計(jì)數(shù)器如下，其它描述方法，讀者可自行設(shè)計(jì)。LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLuseieee.std_logic

4、_unsigned.allENTITYcountAISPT(clkclren:INSTD_LOGICQaqbqcqd:OUTSTD_LOGIC)法。1什么叫進(jìn)程？簡(jiǎn)述進(jìn)程的工作方式。答：進(jìn)程（process）是由外部信號(hào)觸發(fā)執(zhí)行的一段程序。進(jìn)程語(yǔ)句是并行處理語(yǔ)句，即各個(gè)進(jìn)程是同時(shí)處理的，在結(jié)構(gòu)體中多個(gè)Process語(yǔ)句是同時(shí)并發(fā)運(yùn)行的。在進(jìn)程內(nèi)部是順序執(zhí)行的。Process語(yǔ)句在VHDL程序中，是描述硬件并行工作行為的最常用、最基本的語(yǔ)

5、句。進(jìn)程Process語(yǔ)句中一般帶有幾個(gè)信號(hào)量例表，稱為該進(jìn)程的敏感量表。這些信號(hào)無(wú)論哪一個(gè)發(fā)生變化都將啟動(dòng)Process進(jìn)程。一旦啟動(dòng)，進(jìn)程Process中的程序?qū)纳系较马樞驁?zhí)行一遍，由新變化的量引導(dǎo)進(jìn)程產(chǎn)生變化結(jié)果輸出。當(dāng)進(jìn)程的最后一個(gè)語(yǔ)句執(zhí)行完成后，就返回到進(jìn)程開(kāi)始處，等待敏感量的新變化，引發(fā)進(jìn)程的再一次執(zhí)行。周而復(fù)始，循環(huán)往復(fù)，以至無(wú)窮。這就是進(jìn)程的執(zhí)行過(guò)程。2什么叫模塊？區(qū)分模塊與進(jìn)程。答：模塊(Block)語(yǔ)句是結(jié)構(gòu)體中積

6、木化設(shè)計(jì)語(yǔ)言，適用于復(fù)雜項(xiàng)目設(shè)計(jì)。Block塊是一個(gè)獨(dú)立的子結(jié)構(gòu)，可以包含PT語(yǔ)句、GENERIC語(yǔ)句，允許設(shè)計(jì)者通過(guò)這兩個(gè)語(yǔ)句將Block塊內(nèi)的信號(hào)變化傳遞給Block塊的外部信號(hào)。同樣，也可以將Block塊的外部信號(hào)變化傳遞給Block塊的內(nèi)部信號(hào)。對(duì)VHDL語(yǔ)言中的Block模塊進(jìn)行仿真時(shí)，Block模塊中所描述的各個(gè)語(yǔ)句是可以并發(fā)執(zhí)行的，和模塊中的語(yǔ)句書(shū)寫(xiě)順序無(wú)關(guān)。進(jìn)程語(yǔ)句是一段程序，這段程序是順序執(zhí)行的。3用結(jié)構(gòu)描述法和GEN

7、ERATE語(yǔ)句設(shè)計(jì)一個(gè)8位移位寄存器。答：LIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYshift_registerISPT(a，clk：INSTD_LOGIC；b：OUTSTD_LOGIC)；ENDENTITYshift_regester；ARCHITECTUREeight_BIT_shift_registerOFshift_registerISCOMPONENTdffdff元件調(diào)用PT(a

8、，Clk：INSTD_LOGIC；b：OUTSTD_LOGIC)；ENDCOMPONENT；SIGNALX：STD_LOGIC_VECT(0TO4)；BEGINX(0)=a；dff1：dffPTMAP(X(0)，clk，Z(1))；dff2：dffPTMAP(X(1)，clk，Z(2))；dff3：dffPTMAP(X(2)，clk，Z(3))；dff4：dffPTMAP(X(3)，CLK，Z(4))；dff5：dffPTMAP(X(4