fpga筆試題匯總

1、=====================第1章FPGA基礎(chǔ)知識===================1.1FPGA設(shè)計工程師努力的方向SOPC，高速串行IO，低功耗，可靠性，可測試性和設(shè)計驗證流程的優(yōu)化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，F(xiàn)PGA設(shè)計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性發(fā)展。芯片可測、可驗證，正在成為復(fù)雜設(shè)計所必備的條件，盡量在上板之前查出bug，將發(fā)現(xiàn)bug的時間提前，這也是一些

2、公司花大力氣設(shè)計仿真平臺的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進入FPGA設(shè)計者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低。高速串行IO的應(yīng)用，也豐富了FPGA的應(yīng)用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應(yīng)用?？傊?，學(xué)無止境，當(dāng)掌握一定概念、方法之后，就要開始考慮FPGA其它方面的問題了。1.2簡述FPGA等可編程邏輯器件設(shè)計流程系統(tǒng)設(shè)計電路構(gòu)思，設(shè)計說明與設(shè)計劃分，電路設(shè)計與輸入（HDL

3、代碼、原理圖），功能仿真與測試，邏輯綜合，門級綜合，邏輯驗證與測試（綜合后仿真），布局布線，時序仿真，板級驗證與仿真，加載配置，在線調(diào)試。常用開發(fā)工具（AlteraFPGA）HDL語言輸入：TextEdit（HDL語言輸入），還可以使用UltraEdit原理圖輸入：SchematicEditIPCe輸入：MegaWinzad（.sof、.pof、.ttf等）1.4IC設(shè)計流程寫出一份設(shè)計規(guī)范，設(shè)計規(guī)范評估，選擇芯片和工具，設(shè)計，（仿真，

4、設(shè)計評估，綜合，布局和布線，仿真和整體檢驗）檢驗，最終評估，系統(tǒng)集成與測試，產(chǎn)品運輸。設(shè)計規(guī)則：使用自上而下的設(shè)計方法（行為級，寄存器傳輸級，門電路級），按器件的結(jié)構(gòu)來工作，做到同步設(shè)計，防止亞穩(wěn)態(tài)的出現(xiàn)，避免懸浮的節(jié)點，避免總線的爭搶（多個輸出端同時驅(qū)動同一個信號）。設(shè)計測試（DFT）強調(diào)可測試性應(yīng)該是設(shè)計目標(biāo)的核心，目的是排除一個芯片的設(shè)計缺陷，捕獲芯片在物理上的缺陷問題。ASIC設(shè)計要求提供測試結(jié)構(gòu)和測試系向量。FPGA等默認(rèn)生產(chǎn)

5、廠商已經(jīng)進行了適當(dāng)?shù)臏y試。測試的1010原則：測試電路的規(guī)模不要超過整個FPGA的10%，花費在設(shè)計和仿真測試邏輯上的時間不應(yīng)超過設(shè)計整個邏輯電路的10%。1.5FPGA基本結(jié)構(gòu)可編程輸入輸出單元，基本可編程邏輯單元，嵌入式塊RAM，豐富的布線資源，底層嵌入式功能單元，內(nèi)嵌專用硬核。常用的電氣標(biāo)準(zhǔn)有LVTTLLCCMOSSSTLHSTLLVDSLVPECLPCI等。FPGA懸浮的總線會增加系統(tǒng)內(nèi)的噪聲，增加功率的損耗，并且具有潛在的產(chǎn)生