《eda技術(shù)應(yīng)用》（通05）上機(jī)考試題

1、《EDAEDA技術(shù)應(yīng)用》技術(shù)應(yīng)用》09100910學(xué)年秋季學(xué)期上機(jī)補(bǔ)考試題學(xué)年秋季學(xué)期上機(jī)補(bǔ)考試題1、用Multisim軟件設(shè)計(jì)一個加法電路，該加法電路有兩路輸入一路輸入為幅值1V、頻率1KHz的正弦交流信號；另一路輸入可通過開關(guān)進(jìn)行切換，分別是5V的直流信號和幅值2V、頻率500Hz的方波信號。要求用電壓表測量輸入信號幅值，用示波器測量輸出信號幅值以及周期。2、基于利用QuartusII軟件，用圖形設(shè)計(jì)方式設(shè)計(jì)一個56進(jìn)制的計(jì)數(shù)器，要

2、求該計(jì)數(shù)器有異步清零端，低電平有效；同步置數(shù)端，低電平有CRLD效。實(shí)現(xiàn)該電路并仿真分析。3、基于QuartusII軟件，用圖形設(shè)計(jì)方式設(shè)計(jì)一個4選1數(shù)據(jù)選擇器（使用分立元件設(shè)計(jì)，不能使用軟件自帶庫里現(xiàn)成的集成數(shù)據(jù)選擇器），要求有使能控制輸入端，當(dāng)其為高電平時(shí)，選擇器工作，否則不工作。實(shí)現(xiàn)該電路并仿真分析。4、基于QuartusII軟件，用VHDL語言設(shè)計(jì)一個13進(jìn)制計(jì)數(shù)器，要求該計(jì)數(shù)器有異步清零端，低電平有效；同步置數(shù)端，低電平有效。

3、實(shí)現(xiàn)該CRLD電路并仿真分析。5、基于QuartusII軟件，用VHDL語言設(shè)計(jì)一個10位數(shù)據(jù)比較器，當(dāng)兩個10位數(shù)據(jù)相同時(shí)，輸出為高電平，否則輸出為低電平，要求有使能控制輸入端，當(dāng)其為低電平時(shí)，數(shù)據(jù)比較器工作，否則不工作。實(shí)現(xiàn)該電路并仿真分析?！禘DAEDA技術(shù)應(yīng)用》技術(shù)應(yīng)用》09100910學(xué)年秋季學(xué)期上機(jī)補(bǔ)考試題學(xué)年秋季學(xué)期上機(jī)補(bǔ)考試題1、用Multisim軟件設(shè)計(jì)一個加法電路，該加法電路有兩路輸入一路輸入為幅值1V、頻率1KHz

4、的正弦交流信號；另一路輸入可通過開關(guān)進(jìn)行切換，分別是5V的直流信號和幅值2V、頻率500Hz的方波信號。要求用電壓表測量輸入信號幅值，用示波器測量輸出信號幅值以及周期。2、基于利用QuartusII軟件，用圖形設(shè)計(jì)方式設(shè)計(jì)一個56進(jìn)制的計(jì)數(shù)器，要求該計(jì)數(shù)器有異步清零端，低電平有效；同步置數(shù)端，低電平有CRLD效。實(shí)現(xiàn)該電路并仿真分析。3、基于QuartusII軟件，用圖形設(shè)計(jì)方式設(shè)計(jì)一個4選1數(shù)據(jù)選擇器（使用分立元件設(shè)計(jì)，不能使用軟件自

5、帶庫里現(xiàn)成的集成數(shù)據(jù)選擇器），要求有使能控制輸入端，當(dāng)其為高電平時(shí)，選擇器工作，否則不工作。實(shí)現(xiàn)該電路并仿真分析。4、基于QuartusII軟件，用VHDL語言設(shè)計(jì)一個13進(jìn)制計(jì)數(shù)器，要求該計(jì)數(shù)器有異步清零端，低電平有效；同步置數(shù)端，低電平有效。實(shí)現(xiàn)該CRLD電路并仿真分析。5、基于QuartusII軟件，用VHDL語言設(shè)計(jì)一個10位數(shù)據(jù)比較器，當(dāng)兩個10位數(shù)據(jù)相同時(shí)，輸出為高電平，否則輸出為低電平，要求有使能控制輸入端，當(dāng)其為低電平時(shí)